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基于FPGA步进电机两轴联动控制器设计及实现 　　摘要： 在数字积分插补算法的基础上，设计基于FPGA的步进电机两轴联动控制的实现方案。给出VerilogHDL语言设计的DDA程序代码及其仿真结果，并结合步进电机的工作方式设计验证电路。验证结果表明该控制系统达到对步进电机的两轴联动控制和实时控制的要求。 　　关键词： 数字积分器；步进电机；两轴联动控制 　　中图分类号：TN文献标识码：A文章编号：1671－7597（2011）0320066－02 　　 　　0 引言 　　步进电机具有易于控制，无累积误差，价格低廉等优点，因而在数控系统中得到了广泛应用。目前，对多个步进电机实现同时控制，采用的方法主要为插补控制。插补控制是数控系统技术中重要的技术之一，软件和硬件都可实现这种插补算法。软件控制方法虽然有很多优点，但其插补运算是串行的，因而运算速度不高，在高速度、高精度的系统中，难以达到要求[4]。传统的步进电机控制多采用单片机控制方式，这种方式是串行控制，在速度和实时性方面受到限制。随着FPGA器件及其开发系统新技术的发展，基于FPGA芯片实现对步进电机联动控制，显示出了很大优势。FPGA的设计是并行的、多线程的，因此硬件控制变成更适合实时性、高速的工作场合。 　　1 数字积分插补原理 　　数字积分法（Digital Differential Analyzer，简称DDA），它是建立在数字积分器基础上的一种插补算法，其最大特点是易于实现多坐标的插补联动。采用该方法进行插补，具有运算速度快，逻辑功能强，脉冲分配均匀等特点，因此，该方法在数控系统中得到广泛的应用。 　　数字积分直线插补器可由两个数字积分器组成。每个坐标积分器都由被积函数寄存器JV和累加器JR组成，如图1所示。 　　初始时，X、Y被积函数寄存器分别存放终点坐标值Xe、Ye，每隔一个时间间隔△t，将被积函数的值向各自的累加器中累加，累加的数值超出累加器容量时，发生溢出。X、Y轴的累加器溢出的脉冲分别驱动X、Y轴走步。 　　2 数字积分插补算法的FPGA的实现 　　本文根据数字积分法的直线插补原理，设计了基于FPGA的DDA插补控制的实现方案。从图1框图可知，一个坐标轴需要一个被积函数寄存器和一个累加器，则联动控制两个步进电机工作需要两个坐标轴。 　　本文在设计积分插补器模块中采用了有限状态机的方法，如图2所示。积分累加的过程分为三个状态：空闲（idle）、累加状态（S1）和溢出状态（S2）。在空闲状态idle，如果还没有启动信号start，则保持处于空闲等待状态，当启动信号start为1有效，从空闲状态读入被积函数寄存器和累加器的初始值，转入累加状态S1。在S1状态，置工作忙信号busy为1，每来一个脉冲，将被积函数寄存器的值和累加器的值进行累加，累加的结果存在累加器中，如果累加有溢出，则转入状态S2。在溢出状态S2，输出插补脉冲，计数器的值减1，继续累加，直至计数器的值减为0，返回到空闲状态[1]。当累加器容量一定时，累加溢出的频率与终点坐标值有关。 　　根据有限状态机采用Verilog HDL语言编写的DDA主要程序如下： 　　always@（posedge clk） 　　begin 　　 if（rst） 　　begin 　　 pls_x=1b0；//清零 　　 pls_y=1b0； 　　end 　　 else 　　 begin 　　case（s） 　　 0：//空闲状态，读取外部输入 　　 begin 　　JRX=17b0； 　　JRY=17b0； 　　JVX=x_end； 　　JVY=y_end； 　　counter_A=x_end； 　　counter_B=y_end； 　　busy=1b0； 　　if（start） //start为1时，进入状态1 　　s=1； 　　end 　　 1：//累加状态 　　 begin 　　busy=1b1； 　　JRX=JRX+JVX； 　　JRY=JRY+JVY； 　　 pls_x=1b0； 　　 pls_y=1b0； 　　if（JRX[16]==1b1）//进入状态2 　　 begin s=2；end 　　if（JRY[16]==1b1） 　　 begin s=3；end 　　if（（counter_A==16b0）（counter_B==16b0））//计数器为0回到空闲状态 　　 begin 　　s=0； 　　 end 　　 end 　　2：//X轴溢出 　　 begin 　　busy=1b1； 　　pls_x=1b1； 　　JRX[16]=1b0； 　　counter_A=counter_A-16b1；