S波段频率合成器的设计与实现-通信与信息系统专业论文.docxVIP

摘要 摘要 摘 要 频率合成器是现代通信系统的重要组成部分，在通信、军用通信、卫 星通信等方面有着广泛的应用。随着现代通信技术的不断发展，系统对频 率合成器的精度、频率分辨率、跳频时间和频谱纯度等指标提出了越来越 高的要求。本 论文 主要基于直接数字频率合成 DDS（ Direct Digital Frequency Synthesis）激励 锁相频率合成 PLL（ Phase Locked Loop）技术 ，通过 ADIsimPLL 等 软件设计分析计算， 实现 S 波段频率合成 的 硬件 电路 。 本论文首先介绍了频率合成器的主要性能指标，接着分析了直接数字 频率合成 DDS的结构及工作原理 、DDS的理想频谱特性及 DDS的杂散分析， 针对 DDS杂散分析分别 从相位截断误差杂散、幅度量化误差杂散和 D/A变 换器非理想特性引起的误差杂散三个主要方面去进行讨论。然后就锁相频 率合成技术 分析了锁相环路 PLL的组成及工作原理、锁相环路相位数学模 型及工作过程，锁相频率合成噪声性能分析。 基于以上 DDS和PLL基础理论的分析，根据项目要求，选用性能优良 的 DDS芯片 AD9958和 PLL芯片 ADF4106 ，采用 DDS激励PLL的频率合成技 术实现低相噪、高分辨率、快捷变 S波段频率合成器。具体设计中，我们 首先进行系统方案设计，论证 系统方案实现的可行性， 确定相应的芯片， 接着分析 电路的主要组成和实现，详细说明电路模块及其重要技术实现方 式 ,最后对电路进行 测试。 通过测试结果分析，本论文所采取的方案是切实可行的，频率合成器 的各项性能指标均达到了设计要求。最终结果为：频率合成器频率分辨率 优于 1MHHz，输出频率范围在 2.3~2.95GHz 范围内，相位噪声达到－ 94dBc/Hz@10kHz, － 108dBc/Hz@1MHz,100kHz 的杂散优于－ 50dBc ， 2.3GHz 跳频到 2.9GHz 的 跳频时间为 15μ s,其中 频率分辨率、 相位噪声控 制 和跳频时间均优于我们最初要求的设计指标要求。 关键字： DDS， PLL， 相位噪声，杂散，跳频，频率合成 i S S 波段频率合成器的设计与实现 ABSTRACT Frequency Synthesizer is one of the most important parts in modern communication systems, and it can be widely used in fields such as the communication， military communication system. With the development of modern communication technology, frequency synthesizers are required to have lower noise, higher resolution, faster frequency switching speed and lower spurious .Paper based on direct digital frequency synthesis DDS incentive PLL Frequency Synthesizer PLL technology, through software ADIsimPLL design， analysis and calculation, to achieve S-band frequency synthesizer hardware circuit. The thesis first described the working principle and spurious sources of DDS, discussed the sources of spurious signals from three was phase truncation ， quantization error and non- ideal characteristic of D/A. We analyzed the structure of PLL, discussed the mathematical model of PLL and the phase performance of PLL frequency synthesizer. Based on the analysis of the basic theroy about DDS and PLL,according to project, picked out ex