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一种GSM接收机设计和实现 　　摘要： 介绍一种GSM接收机设计与实现方案，该设计中采用AD9445实现GSM信号的模数变换，将采集后数据送到FPGA和DSP中进行后续基带信号处理。给出系统总体设计，并对其中的主要电路设计进行详细阐述。由于该GSM接收机系统采用FPGA+DSP结构，因此系统具有较强的设计灵活性和较高的实用价值。 　　关键词： GSM；接收机；现场可编程门阵列；数字信号处理器 　　中图分类号：TM92文献标识码：A文章编号：1671－7597（2011）0620070－01 　　0 引言 　　GSM是全球使用最为广泛的一种无线通信标准，属于第2代蜂窝移动通信技术，GSM电话的市场份额占到全球移动电话市场份额的70%[1]。传统的GSM接收设备一般采用专用ASIC芯片实现基带信号处理算法，该方法难以实现基带算法的灵活可调，可移植性不强。随着软件无线电技术的发展，以及现场可编程门阵列（FPGA）和数字信号处理器（DSP）的进步，其被广泛应用于GSM接收设备中[2]。本文介绍了一种GSM接收机的设计与实现，该设计采用FPGA+DSP结构，构建了一个便于修改、灵活性好的通用硬件平台。 　　1 GSM接收机系统总体设计 　　本设计中GSM接收机采用了FPGA+DSP结构，其中FPGA采用了ALTERA公司StratixII系列EP2S60，DSP采用了TI公司TMS320C6021芯片。对于A/D转换器的选择，按照带通采样定理，选择为信号带宽的2倍或以上即可，因此本设计中A/D转换器采用了美国模拟器件公司生产的AD9445，为了给AD9445提供高速时钟，设计中采用了PLL芯片ADF4360提供所需时钟，同时为了满足AD9445差分输入需求，信号调理部分实现了单端信号转差分功能，具体GSM接收机硬件系统设计如图1所示。 　　 　　图1GSM接收机硬件系统设计 　　2 GSM接收机各主要电路设计与实现 　　2.1 信号调理电路设计 　　信号调理电路主要是完成信号单端输入转换成差分输出，采用了Mini-Circuits公司生产的单端-差分转换器ADTT1-6，其中VIN_A为单端输入信号，VIN-A和VIN+A为差分输出信号，具体电路设计如图2所示。 　　 　　图2信号调理电路设计 　　2.2 时钟电路设计 　　本系统中时钟电路部分主要利用了锁相环芯片，产生高速时钟提供给高速A/D转换器。选择了ADF4360芯片提供系统所需时钟，该芯片是AD公司新推出的一系列的PLL芯片[3]，其针对不同频率范围有几种系列可供选择。该芯片中心频率由外置电感决定，可根据参考输入频率，通过三线配置其内部的R、C、N三个寄存器，即写24bit控制字即可完成配置实现最终输出频率。该芯片中采用两个不同的分频模数P和P+1，分别预置在A和B（AB），其合成器的分频比为N=（P+1）A+P（B-A）=PB+A。双模分频器输出的频率为（鉴相频率）可表示为 　　（1） 　　2.3 A/D转换器电路设计 　　本设计中A/D转换器采用了AD9445，该芯片是AD公司推出的一款高速模数转换器[4]，该芯片采样率为125MSPS，分辨率为14bit，在输入频率高达300MHz时其信噪比（SNR）达到72.5DBFS，无杂散动态范围（SFDR）超过80DBC。该芯片具有片内基准电压源、跟踪保持、LVDS输出，适合于多载波、多模式的接收器。 　　2.4 FPGA电路设计 　　本设计中FPGA选用了Altera公司的StratixII系列芯片EP2S60，该芯片具有丰富的内部资源，具有36个DSP模块，4个增强型PLL、60440个逻辑单元以及24176个自适应逻辑模块，可以满足GSM接收机系统对于资源的需求。其LVDS接口可以与高速A/D转换器实现接口，解决高速信号接收问题[5，6]。FPGA在配置方面具有快速被动并行、被动串行、异步被动并行以及JTAG配置等几种方式，本系统中采用了JTAG方式和主动串行配置方式，调试中采用JTAG方式，烧写程序时采用主动串行配置方式。其配置模式通过MSEL3、MSEL2、MSEL1和MSEL0引脚的设置来完成。 　　2.5 DSP电路设计 　　本设计中DSP采用的TI公司定点TMS320C6201，该芯片EMIF外部空间最大容量为64MB，有两种存储器映射方式：MAP0和MAP1。设计中将存储器映射方式设置为1，即地址0处的存储器在内部，芯片采用8bitROM方式实现自加载。具有8个可并行执行的功能单元，最高可同时执行8条并行指令[7]。 　　2.6 电源电路设计 　　由于本设计中采用了FPGA和DSP以及PLL芯片等，因此系统需要多种电源电压，为了实现不同电压供电，本设计中采用了T