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DDR2高速PCB设计和信号完整性 　　摘 要本文首先简要分析了DDR2电路PCB设计步骤，分别从等长控制、串扰、控制回流路径、增大走线间距及发射等方面，探讨了信号完整性的应对措施，以期为相关设计应用提供些许参考。 　　【关键词】DDR2 PCB设计 信号完整性 　　DDR2内存具有十分强大的预读取能力，凭借此功能使得其成为诸多嵌入式系统之首选，但因其有着快速的上升与下降沿，且高频，使得开展PCB设计存在诸多困难。对于PCB设计人员而言，除了需对于通用的高速PCB布线规则要严格遵循外，还需逐一分析与解决系统当中各信号的完整性问题。本文以控制器与单个DDR2存储器之间的PCB设计为例，探讨提升信号完整性的切实对策。 　　1 DDR2电路PCB设计步骤分析 　　DDR2电路主要有两大组成部分，即DDR2存储器U3与控制器U1，除此之外，还包含有许多旁路电容与小封装的串联电阻。自U1至U3构建起了一个电路隔离区，在二者中间位置设置串联电阻，而将旁路电容布设在线路板另一侧。DDR2电路和其它电路之间的间隔距离越大越好，建议20mil以上。在于布线空间相满足的状况下，DDR2存储器与控制器U1间具有越小的距离越好。如若仅采用一个DDR2存储器，那么两者的中心而言，以位于同一条直线上为宜。此布局能够为走线的长度相同相应保障，通常情况下，信号线的长度为小于5000mil。对于旁路电容而言，实际就是地平面与电源处于并联状态下具有很小体积的电容，需将其放置在与旁路比较靠近的引脚处，以此来实现寄生电感的降低，将电源相应高频阻抗参数减少。在布设旁路电容过程中，需当高速旁路电容于另一面时，方能公用过孔，不然，会造成寄生电感的大幅增加。对于高速电路的过孔尺寸及非电源线线宽，则需要与空间的大小相结合，另结合印制板制作工艺来决定，本例选用信号线线宽为5mil，过孔为6mil/18 mil。 　　2 信号完整性剖析及对策 　　2.1 等长控制 　　为了获取一致的时延，这对于DDR2的DQS、地址控制线、时钟及数据等信号在等长方面具有很高的要求，走线要求为：针对控制线（WE、CKE、BA、CS、CAS）、片选、地址线及时钟线（CK），此组线的标准长度，乃为组中信号架构当中最长的曼哈顿距离，误差小于±50mil。对于时钟线而言，要求其与差分对走线精确匹配，两者误差不得超过25mil，以5mil为宜。控制线、片选及地址线与时钟线要尽可能等长，可以长于时钟线，但不可过短，误差需小于100mil。针对时钟线（DQS）及数据线（DDR-D，DQM）而言，此组线相应标准长度，也为组中信号的最长曼哈顿距离，误差需小于±50mil。对于数据线而言，需尽可能等长于时钟线。误差需小于50mil。为较好的达此要求，可走蛇形线，此外，自控制器至DDR2存储器，一条信号线在长度上，并非单指线长，还需计算元件封装内部引线的长度，也就是DDR2电路4层走线。 　　2.2 串扰 　　串扰乃为信号完整性方面的一种常见问题，在任何一对信号网络间均有其身影，且无法将之消除，只能采取相应措施将其减小。当前，已有许多能减少串扰的方法，但无论采用何种措施，均会造成系统费用的增加，所以，选择合宜方法，促使设计处于容许串扰范围内，此乃十分必要和关键的。 　　2.3 控制回流路径 　　基于DDR2电路，对于控制回流路径而言，其可通过设计PCB的叠层而实现，各信号布线层均需有一个完整且处于相邻状态的地平面，以此来更好的提供最短的返回路径。串扰与多个信号的感性耦合、容性耦合相关，还与其返回路径间的性耦合、容性耦合相关，针对返回路径而言，如若其并非均匀平面，由此而增加的感性耦合，要高于容性耦合。如果需要让一对信号回路间的噪声始终维持在能够接收的状态下，需使它们具有尽可能小的回路互感；若返回平面乃为宽平面，且具有最低的串扰，此时，感性耦合与容性耦合便处于对等状态；如若返回平面相邻于信号平面，则具有最小的返回路径阻抗，并且还具有最小的地弹噪声。因此，基于良好的叠层配置，对于DDR2电路的地铜与电源铜，需保持完整状态，并且对于全部DDR2电路信号均可覆盖。 　　2.4 增大走线间距 　　若信号沿着传输线而持续传播时，则返回路径与信号路径间便会形成电力线，围绕在返回路径周围以及信号路径周围，并且形成有磁力线圈。对于他们所产生的边缘场而言，则会向周围空间延伸，当与导线具有越远距离的地方，其便具有越小的串扰与边缘场耦合，反之在，则会越大。因此，减小耦合长度，增加信号路径间距，可减少串扰，此乃最为有效且直观的方法。实验得知，将间距自1倍线宽增至3倍，可减少远端串扰达60%。在DDR2走线过程中，基于空间允许的条件下，控制走线间距，即2～3倍线宽，尽可能将平行线相应耦合长度减小，便可减少串扰。