多通道高清信号综合图形显示系统的设计.docVIP

多通道高清信号综合图形显示系统的设计 　　摘 要：设计了以基于高性能DSP和大规模FPGA芯片为核心的多通道高清信号综合图形显示系统，具有较强的灵活性和扩展性，实现了对Camera Link、DVI及LVDS等多通道多种格式视频信号的解码、实时处理以及输出。提出一种基于纹理特征的视频缩放线性插值算法，基于纹理特征确定像素点的方向，通过线性插值算法实现视频缩放。实验结果表明，高效视频缩放算法在保持传统插值算法低运算复杂度和模型简单优势的同时，大大减少了图像边沿区域的信息损失，消除了双线性插值算法固有的边缘锯齿现象。系统可同时接收一路1920×1080数字视频、一路1600×1200DVI视频信号和20路LVDS雷达数据，并可以生成一路分辨率1600×1200DVI视频输出信号，能够对输入信号进行实时缩放和融合处理。 　　关键词：多通道信号；综合显示；视频缩放；纹理特征；嵌入式 　　中图分类号：TP391.9 　　新一代多传感器综合处理应用提出了海量数据采集、实时融合和显示的新需求。当前，基于嵌入式平台的多传感器数据的高效缩放和实时显示已成为研究热点[1-6]。文献[1]以高性能FPGA作为核心处理器，实现了对DVI及PAL等多种格式视频信号实时处理，输出分辨率达到1600×1200，处理时间最长不超过3ms。文献[2]基于以大规模FPGA和M9图形处理芯片，可同时接收1路差分PAL-D信号与1路差分VGA信号，并生成分辨率1024×768的数字RGB输出信号。文献[3]设计了一种基于FPGA和SOPC为控制核心的软硬件协同处理的实时图像处理系统。 　　针对视频缩放过程，文献[2]综合考虑视觉效果、算法复杂度以及FPGA计算资源等因素后，采用双线性插值算法实现视频分辨率格式的转换。文献[4]用显著区域、语义内容和结构信息的特征来检测图像中的重要区域，对子图进行自适应采样，图像中的显著物体保护较好，但复杂度较高，不适合在嵌入式平台应用。文献[5][6]分别借助Catmull_Rom和拉普拉斯边缘检测算法设计插值图像缩放器结构，在FPGA平台上实现了并行处理算法，节省了资源、降低了开销，又提高了图像质量。 　　为了满足多通道高清信号的输入、高效缩放和实时显示需求，本文设计了新的高性能多通道高清信号综合图形显示系统。 　　1 系统体系结构 　　以高性能FPGA和双路DSP为核心实现了多通道高清信号综合图形显示系统，主要由多通道高速信号采集显示模块、数据格式转换模块、数据综合和处理模块三部分构成，硬件结构如图1所示。 　　1.1 多通道高速信号采集显示模块 　　通过Camera Link接口接收一路来自高清摄像机的分辨率为1920×1080数字视频，采用DS90CR288A芯片，最大时钟频率85MHz，最大带宽765MB/s。 　　接收一路高清DVI视频信号，选用DVI接收芯片SIL1161，芯片支持24位数据，25-165MHz时钟频率，视频分辨率可达1600×1200。 　　基于FPGA芯片提供的20路LVDS接口接收雷达数据。 　　输出一路高清DVI视频信号，DVI发送芯片TFP410，芯片支持24位数据，25-165MHz时钟频率。 　　图1 多通道高清信号综合图形显示系统硬件体系结构 　　1.2 数据格式转换模块 　　各种数字视频流经过FPGA芯片进行必要的格式预处理，采用Xilinx公司Virtex5系列FPGA芯片作为控制核心。FPGA通过用于高速串行数据通信的GTX收发器实现4×的Rapid IO设计，实现10Gbps的高速通信能力。 　　为满足视频融合需要帧缓存的需要，数据格式转换模块设计了8个Bank的ZBT SRAM缓存，每个Bank为2M*36bits。由于DVI最大分辨率不小于1600X1200，色彩深度不低于24bits，刷新率不低于每秒50次，而SRAM作为单口RAM，不能同时读写，为了保证DVI显示效果，DVI采用两个Bank的SRAM进行双缓存，而TV和雷达由于数据量小，刷新率低，每路视频可以采用单个Bank的SRAM进行缓存。 　　1.3 数据综合和处理模块 　　采样得到的数据经FPGA格式预处理后，传输到DSP芯片中实现多路信号的缩放和融合处理。考虑到FPGA与DSP的高速通信以及多片DSP间的协同处理，采用2片TMS320C6455（简称C6455）芯片进行数据处理。 　　C6455可达到1GHz的时钟频率，增强型C64x+DSP内核。采用修正的哈佛总线结构，具有一套256位的程序总线，两套32位的数据总线和一套32位的DMA专用总线。内嵌了SRIO（Serial RapidIO）模块，支持SRIO 1x/4x串行协议。片内集成了2M字节的高速存储器。通过与