基于verilg的电子时钟报告.docVIP

总体设计方案 1.设计原理及思路 1.1原理分析 Hour_Adi F64Hz ImAdd F2Hz F512Hz 图1-1数字钟程序总体框图 数字钟实际上就是对1Hz的频率进行计数的计数电路。振荡器产生32768Hz的时钟信号， 经过分频器后产生512Hz、64Hz、2Hz的脉冲信号，秒计数器计满60后，触发分计数器， 分计数器计满60后，触发计时电路，当计满24小时后开始下一轮计数。如果计数的起始 吋间与设想的有误差，可以通过调吋、调分按键或复位键进行手动调吋。计数器的输出经 过6选1多路选择器后以动态扫描方式送到LED数码管输出。 由框图可知程序模块可分为消抖模块、2分频、或门、6进制计数器、10进制计数器、24 进制计数器6选1多路选择器、七段译码器、位选端控制器组成。实现思路及具体实现过 程将在第二部分详细介绍。 1.2数字钟的电路结构 数字钟由电源电路、CPLD电路、JATG下载接口、振荡器、分频器、显示器等部分组成。 1.2. 1电源电路 LED： LED： 阁1-2电源电路 电源电路通过USB接1」输入5V电压，经三端稳压器输出3. 3V工作电压用于电路中各元件 的用电需求。 1.2.2 JATG 下载接口 VCC LED! ID：IMSTDO了CK ID： IMS TDO 了CK j—- JL1O lK JL1O lK JTAGSa ?二丑 QXD 阁1 3 JATG下载接Ul 通过USB-blaster将JATG接口与电脑相连，即可将编写好程序代码下载到开发板上进行 功能验证。 1.2.3 CPLD 电路 该CPLD电路通过MAX3000A EPM3064ALC44-10N实现各模诀的功能验证和综合。在该芯片 中宥64个宏单元，44个可用引脚，载入程序￡：?断电不消失，再次通电U?仍执行上次载入 的程序。编写的VerilogHDL模块利用其屮提供的触发器，逻辑门电路实现所编写程序的 逻辑功能。从原理图可看出芯片通过制定接U与电源电路、振荡电路、JATG卜载接I」及译 码管相连综合实现其功能。三个按键电路阁分别表示RESET（复位键）、ADJlour （调时按键）、 AD_Min（调分按键）。三个按键通过指定接I」接入芯片通过程序中的消抖模块为计数器提供 调时、调分、复位脉冲。 vc，cK1RESETRI6IKRLSblR1710KK2 GNDVCC AD HourRI9IK-OAD HourR21 I OKGND图1-4 CPLD电路1.2. 4振荡和分频电路F2HzGND-Ir12Hzgnd8910111/0 012TMS13TDI 7I/O_l 14 vcc 1617卷10I tGNDvccK3AD—MinR20IKR2210KGND8 vc，c K1 RESET RI6 IK RLSbl R17 10K K2 GND VCC AD Hour RI9 IK -O AD Hour R21 I OK GND 图1-4 CPLD电路 1.2. 4振荡和分频电路 F2Hz GND-I r12Hzgnd 8 9 10 11 1/0 0 12 TMS 13 TDI 7 I/O_l 14 vcc 16 17 卷10 I t GND vcc K3 AD—Min R20 IK R22 10K GND 8 is1 IOIOTVIOVCIO GZD IN/GnrKI JN/Oml IN/GCLRn 12/OE2/GCLK2 VCC1NT loIO 舰rac 10 CCIOJ 们 vc^ 19 19 5- $ 10 VCCI GZD 19 5- 5 10 21 20 19 18 — —* dSdd 22 26 25 27 28 gs VCC? ? AD Min 巨 3 39a373635一29 Io扪10 Io TDO 44 r /\I )64 w( U3EP A * - DI D PBPC rc PD PE p(i \ \\ \ \ 图1-5振荡和分频电路 振荡和分频电路由晶振产生32768Hz的脉冲通过MC74WC4060芯片分频，产生F512Hz、 E64Hz F2Hz的脉冲信号，用于电路的计时脉冲和位选信号的产生。 1.2. 5显不器 该数字钟以动态扫描方式输出。计数器把输出信号送到六选?一多路选择器中。F512Hz的信 号脉冲通过六进制计数器~个三位二进制数，把它作为六选一多路选择器和位选端控制器 的输入。六选一多路选择器根据耍求把输出信号给到译码器。位选端控制器产生一个六位 二进制数决定哪个译码管亮。由于扫描频率超出人眼识别能力，所以表面上看每个译码管 是同时亮的。 图1-6显示器 二各模块说明 2.1消抖模块 2.1.1消抖模块原理 按键开关是各种电子设备不可或缺的人机接口。在实际