单片开关电源控制芯片中横向高压功率器件的研究与设计-微电子与固体电子学专业论文.docx

摘 摘 要 I I 摘 要 横向高压功率器件因其易与标准 CMOS 工艺集成的优点，成为制作单片开关 电源控制芯片的首选，但相比于纵向器件，其导通电阻较高且版图面积较大。为 缓解上述问题，本文基于 RESURF 技术研究了一种具有多级浮空场板的 Triple RESURF 器件结构，该结构具有击穿电压高、导通电阻低、工艺复杂度低、可扩 展性能好等特点。 本文设计的 Triple RESURF LDMOS 采用的多级浮空场板结构，利用电容耦 合效应将源漏两极的电势差近似线性的叠加在漂移区表面，提高器件表面击穿电 压，且避免了阻性场板产生的高泄漏电流。而隔离式的 Triple RESURF 结构，将 处于 N 型漂移区内部的 P 型深阱与源极 P-body 层相连通，不仅能有效降低器件 的导通电阻，还可增加器件的可扩展性。利用耐压 解析模型得到，在漂移区 HVNW、DPW、BNW 的结深比例为 1:2:7，掺杂浓度比例为 1:0.598:0.072 时，器 件具有最优的关态击穿电压。利用二维仿真分析得到，当每级场板长度 LFFP=4 μm， 衬底浓度 Npsub=1×1014 cm-3，漂移区注入剂量 DHVNW=2.6×1012 cm-2，DDPW=3.0 ×1012 cm-2，DBNW=1.0×1012 cm-2，漂移区长度 Ldrift=70 μm 时，LDMOS 具有关 态击穿电压 793 V，比导通电阻 128.5 mΩ.cm2 的最优化性能，较相同耐压下常规 偏移场板结构的比导通电阻降低 20%。解析结果与仿真结果具有良好的一致性。 本文设计的 Triple RESURF JFET 与 LDMOS 的工艺兼容，且缩减的源极宽度 使 JFET 具有较高的开态击穿电压。二维仿真结果显示，当源极宽度为 9.6 μm， 栅极 DPW 版图间距为 3.5 μm 时，JFET 具有关态击穿电压 774 V，开态击穿电压 600 V，夹断电压 20 V 至 25 V 的较优性能。仿真结果最终通过了流片验证。 本文设计的具有 LDMOS 与 JFET 复合功率器件结构的高压启动电路，将 JFET 的夹断电压作为 LDMOS 的栅极电压，解决了常规电路中耗尽型 LDMOS 的静态 功耗高、JFET 的延迟时间长的问题，而基于 Triple RESURF 结构的复合功率器件 不仅不占用额外的版图面积，还避免了两种器件间的相互干扰。二维仿真结果显 示，在 JFET 栅极 DPW 的版图间距为 3.5 μm，源极宽度为 20 μm，充电电容 C1 为 1 μF，目标电压为 12.1 V 时，复合功率器件的高压启动电路延迟时间为 20 ms， 较相同条件下的 JFET 减小了 50%；在漏极电压为 700 V，功耗电阻 R1 为 2 MΩ 时，静态功耗为 8.7 mW。仿真结果与流片结果具有良好的一致性。 关键词：Triple RESURF，LDMOS，JFET，复合功率器件 ABSTRACT ABSTRACT II II ABSTRACT Lateral high-voltage power device becomes the preferred device in power management IC design when compared with vertical one for its easy integration with standard CMOS process. However, its higher resistance and larger layout area always challenge the designers. In this thesis, a device with Triple RESURF structure and multi floating field plate is proposed which owns high breakdown voltage, low sepcific on-resistance, low process complexity and good scalability. The multi floating field plate designed in the triple RESURF LDMOS is to improve the device breakdown voltage of the surface and avoid the high leakage current generated by the resistive field plate by appling an approximately linear potenti