分时交替ADC时钟失配数字校准设计与FPGA实现-通信与信息系统专业论文.docx

万方数据 万方数据 独 创 性 声 明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作 及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地方 外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为 获得电子科技大学或其它教育机构的学位或证书而使用过的材料。与 我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的 说明并表示谢意。 签名： 日期： 年 月 日 关于论文使用授权的说明 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁盘， 允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文的全 部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描 等复制手段保存、汇编学位论文。 （保密的学位论文在解密后应遵守此规定） 签名： 导师签名： 日期： 年 月 日 摘要 摘 要 随着数字信号处理技术在高分辨率图像、宽带软件无线电、医疗仪器以及测 试领域的广泛应用，高速、高精度、低功耗 ADC 需求日益迫切。分时交替型模数 转换结构（TIADC）以其高速系统采样率成为模数转换技术的研究热点。但是， 工艺制造技术的局限导致 TIADC 各子通道之间采样时钟不精确以及模数转换器内 部运放失配，严重影响 TIADC 的动态性能。数字校准技术成为提升 TIADC 分辨 率的关键技术。 首先，在目前已有的研究基础上建立了 TIADC 的误差模型并分析了偏置失配、 增益失配和时钟失配对 TIADC 的影响。研究了失配校准算法的发展趋势，确立了 数字校准技术的两个基本方向：自适应校准与非自适应校准。 接着，本文设计了基于 FARROW 结构的时钟失配自适应校准算法。提出了基 于通道间均方误差最小化的目标函数并设计高精度分数倍 FARROW 内插滤波器， 误差搜索方式采用的是最速下降法。仿真表明，14 比特 200 MHz 的 TIADC 校准 后信号的 ENOB 提升了 6.6 比特，SFDR 提升了 55dB。 同时，本文还研究了基于理想重构滤波器的多通道时钟失配校准算法。采用 了基于正弦信号的通道间失配测试办法，设计了宽带高性能理想重构滤波器。仿 真表明，设计的重构滤波器有效带宽可达 0.45fs，12 比特 400 MHz 的 TIADC 经过 校准后，信号的 ENOB 提升了 8.1 比特，SFDR 上升了 66.2dB。 最后，本文基于 FPGA 实现了 4 通道 12 比特 400 MHz 的 TIADC 系统。所设 计的重构滤波器阶数低，电路实现简单，性能好。同时，滤波器的多相结构实现 提升了电路的吞吐量。仿真及验证表明，校准后 TIADC 的有效精度大于 11 比特。 关键词：分时交替 ADC，时钟失配，数字校准算法，重构滤波器设计，FPGA I ABSTRACT ABSTRACT As the continuous development of digital signal processing technology, the market of high-speed, high-resolution and low power-consumption analog-to-digital converter (ADC) is ever increasing. Time-interleaved ADCs is a hot topic to achieve substantial improvement on system sampling rate without stretching that of the individual ADC’s. However, due to manufacturing limitations, mismatches are added, which leads to the degradation of dynamic parameters. The digital calibration techniques become the key technology to improve the performance of TIADCs. Based on the deep researches among home and abroad, an error model is established, in which offset, gain and time mismatches are included. The main digital calibration methods are summarized as well. Then, an adaptive time error ca