《第四章8088的总线周期和时序》-课件设计（公开）.pptVIP

* ⒈数据,又分为： 数字量 例键盘输入的以ASCII码表示 的数或字符;CRT显示等。 模拟量 例： 非电量 电量 A/D 开关量 例:开关的合与断; 电机的运转与停止. 接口信号分为下面几种： 传感器 放大 * 输入设备 用READY表示准备好否？ READY=1,准备好； READY=0,未准备好。 输出设备 常用BUSY表示忙否？ BUSY=1忙。 例：打印机若不忙,可送数 3.控制信号 (0或1)控制继电器的吸合与断开 或外设的启动与停止等。 状态信息、控制信号与数据是不同性质的信息,必须区分开来,但微机只有通用的IN/OUT指令。即只能： 2.状态信息 * CPU 状态信息当作数据 CPU 控制信号当作数据 为了不和数据信号混起来,须用不同的端口把它们区分开来,如图6-1所示。这就是一个外设为什么要几个端口地址的道理。 数据端口一般为8位,而实际应用中,状态与控制可能只用一位或两位,故二者可合用一个端口。 OUT IN 谢谢！ * 第4章 8088的总线周期和时序 4.1 概述 4.2 8088的总线 4.3 8088典型时序分析 复习：P148～160;第六章 P212～P218 预习：第六章 (第五章最后讲) 实验二 作业：3-43;4-7;4-8 * 4.1 概述 4.1.1 指令周期、总线周期和T状态 指令周期—执行一条指令所需的时间。不同指令的指令周期是不同的。 例:最短指令: 寄←寄, 只需要2个时钟周期. 最长指令: 16位乘、除,约需200个时钟周期. * 有些指令周期可划分为一个个总线周期。 总线周期—每当CPU与存储器或I/O端口交换一个字节的数据称之为一个总线周期。 每个总线周期通常包含4个T状态,一个T状态就是一个时钟周期,是CPU处理动作的最小单位。 * 时钟频率 一个T状态时间 5M 200ns(0.2μs) 50M 20ns(0.02μs) 100M 10ns(0.01μs) 200M 5ns(0.005μs) 基本的总线周期有： ⒈存储器的读周期或写周期 ⒉I/O端口的读周期或写周期 ⒊中断响应周期 * 4.1.2 学习时序的目的 ⒈了解时序配合 ⒉了解指令的执行过程 ⒊实时控制的要求 例：ADD MASK[BX+DI],AX 执行本指令需要几个总线周期？需要 多少时钟周期？ 参考P43页(旧书P50页)表2-6. ADD 寄存器到内存,访问内存次数：2 所需的时钟周期数为：16(24)+EA 参考P42页表2-5,EA为12个时钟周期. 对8088而言,执行本指令需要36个时钟周期. * 4.2 8088的总线 4.2.1 8088的两种组态 最小组态：系统中只有一片8088,其存储容量不大,所要连的I/O端口也不多,总线控制逻辑电路被减到最小。 最大组态：构成的系统较大,可能包含不只一片微处理器,或要求有较强的驱动能力,带有一个总线控制器8288。 * 4.2.2 8088的引脚和功能 2 1 3 5 4 6 8 7 9 11 10 12 14 13 15 17 16 18 19 20 39 40 38 36 37 35 33 34 32 30 31 29 27 28 26 24 25 23 22 21 A14 GND A13 A11 A12 A10 A8 A9 AD7 AD5 AD6 AD4 AD2 AD3 AD1 NMI AD0 INTR CLK GND VCC MN/MX (HIGH) (SSO) RD RQ/GT1 (HLDA) RQ/GT0 (HOLD) LOCK (WR) S1 (DT/R) S2 (IO/M) S0 (DEN) QS1 (INTA) QS0 (ALE) TEST READY RESET A15 A17 /S4 A16/S3 A18 /S5 A19 /S6 最大组态 (最小组态) * 对应最小组态: IO/M 本信号为低，表示CPU与存进行数据交换 为高，表示CPU与I/O进行数据交换 DMA传送时，IO/M置为高阻 WR 低有效，表示处在存储器写或I/O写 INTA 中断响应信号，低电平有效 ALE 地址锁存允许信号，高电平有效,有效时将 地址信号锁存到地址锁存嚣中 * HOLD为