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基本逻辑电路设计 组合逻辑电路 时序电路设计 存储器 组合逻辑电路设计 简单门电路 编、译码器与选择器 加法器、求补器 三态门及总线缓冲器 简单门电路 library IEEE; use IEEE.STD_LOGIC_1164.all; entity nand2 is port( a : in STD_LOGIC; b : in STD_LOGIC; y : out STD_LOGIC ); end nand2; architecture nand2 of nand2 is begin y=a nand b; end nand2; architecture nand2 of nand2 is begin process(a,b) variable comb:std_logic_vector(1 downto 0); comb:=ab; case comb is when 00=y=1; when 01=y=1; when “10=y=1; when “11=y=0; when others=y=Z; end case; end process; end nand2; 或非门 y= a nor b; 反相器 y=not a; 异或门 y=a xor b; 编码器 IF (d（0） ＝ ‘0’）THEN