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梧州学院EDA期未课程设计 姓名：苏远锋 班级：05电本一班 学号：0500604122 同组成员：谢明 实验名称： 电子秒表 实验时间：2008年6月12号 指导老师：黄玉键 （一）实验题目：电子秒表 （二）试验要求： （1）.用65536HZ的频率作为系统的时钟，对其进行分频产生0.1秒信号，对此信号进行计数，产生秒和分并显示。要求系统能计数并显示的范围是：0.1S—9.59.9。 （2）.采用一个键控制方式，开始时清零，按一下开始计时，再按停止计时，再按则清零。 （三）设计原理: （1）时基产生电路： 由晶振产生65536HZ的稳定脉冲（对应开发板上的clock0），经分频6553电路后，产生一个频率为 10Hz的计数触发时钟脉冲。 （2）按键控制逻辑电路：由于要求一个键控制，所以把按键时产生的输入脉冲分给开始/暂停、复位两键，第一次开始计数，第二次暂停，第三次复位。 （3） 计数电路： 此电路由三个十进制(分别是电子秒表的0.1秒位，秒位，分位)和一个六进制（十秒位）组成，当它们计满后自动清零，并产生进位，使其次高位增一，作为下一个计数器的计数脉冲。当复位信号到来时，所有数据清零。?由计数器的计数过程可知，正常计数时，当毫秒计数器（10进制）计数到9 时，再来一个脉冲，则毫秒计数器清零，又重新开始计数。此时，它产生一个进位的脉冲，触发秒计数器进行计数。当秒计数器（10进制）计数到9 时，再来一个脉冲，则秒计数器清零，又重新开始计数。此时，它产生一个进位的脉冲，触发十秒计数器进行计数。当十秒计数器（6进制）计数到5 时，再来一个脉冲，则十秒计数器清零，又重新开始计数。此时，它产生一个进位的脉冲，触发分计数器进行计数。 （四）设计总流程图 时钟脉冲产生电路模块 时钟脉冲产生电路模块 秒表显示模块 晶振 分频 脉冲计数 按键控制电路 译码 显示 12分频 图1 设计流程图 本课题由晶振产生65536HZ的稳定脉冲，经分频6553电路后，产生一个频率为 10Hz的计数触发时钟脉冲，用译码器译码然后送数码管显示。并用一键控制开始计数和暂停以及复位。 clk为系统工作时钟，采用试验箱上的65536HZ时钟信号（也就是实验板上的CLOCK0），经过分频器产生秒表计时周期为0.1s的时钟，再经过计数器，分别对秒表的分位、秒、秒十位、分进行计数。key为启动/暂停/复位控制信号，按第一次时，启动计时，按第二次时，计时暂停。按第三次时，计数器和译码清零，此时数码管显示输出为0：00：0。 （五）各子模块源程序 (1) 实体描述和结构体描述模块 功能介绍：工作前的初始化信号 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity piggy is --实体描述 port(led_1:out std_logic_vector(3 downto 0); ---定义四位输出数码管，为信号输出 led_2:out std_logic_vector(3 downto 0); led_3:out std_logic_vector(3 downto 0); led_4:out std_logic_vector(3 downto 0); key:in std_logic; ---定义按键，为信号输入 clk:in std_logic); ---定义时钟，为信号输入 end piggy; architecture behave of piggy is ----结构体描述 signal num1: std_logic_vector(3 downto 0);--与led_1相关联的信号 signal num2: std_logic_vector(3 downto 0); --与led_2相关联的信号 signal num3: std_logic_vector(3 downto 0); --与led_3相关联的信号 signal num4: std_logic_vector(3 downto 0); --与led_4相关联的信号