基于ddr3控制器的高速存储接口系统的设计与验证-软件工程专业论文.docxVIP

学校代码 分 类 号  10701 TN4 学 号 密 级  1211122877 公开 TN82西安电子科技大学 TN82 硕士学位论文 基于 DDR3 控制器的高速存储接口系统的设 计与验证 作者姓名： 佘颜 领 域： 软件工程 学位类别：工程硕士 学校导师姓名、职称： 董刚教授 企业导师姓名、职称： 田泽研究员 提交日期： 2015 年 3 月 PAGE PAGE VII The Design and Verification of High-speed Storage Serface System Based on DDR3 Controller A thesis submitted to XIDIAN UNIVERSITY in partial fulfillment of the requirements for the degree of Master in Software Engineering By She yan Supervisor: Dong gang Tian ze March 2015 PAGE PAGE VII 西安电子科技大学 学位论文独创性（或创新性）声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说 明并表示了谢意。 学位论文若有不实之处，本人承担一切法律责任。 本人签名： 日 期： 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属于西安电子科技大学。学校有权 保留送交论文的复印件，允许查阅、借阅论文；学校可以公布论文的全部或部分 内容，允许采用影印、缩印或其它复制手段保存论文。同时本人保证，获得学位 后结合学位论文研究成果撰写的文章，署名单位为西安电子科技大学。 保密的学位论文在 年解密后适用本授权书。 本人签名： 导师签名： 日 期： 日 期： 摘要 摘要 PAGE PAGE XI 摘要 DDR3 SDRAM 作为新一代的存储器，提供了相对于 DDR2 SDRAM 更高的运 行效率与更低的电压。原因在于 DDR3 存储控制器新增了诸如 ZQ、SRT、8bit 预 取等设计。ZQ 是一种终端电阻校准功能，新增这个线路脚位可用来校准内部终 端电阻。SRT 则是指温度自刷新，它提供了一种可编程的温度控制存储器时钟频 率功能，这可确保存储器颗粒不会因为工作时钟频率过高产生的高温导致烧毁的 情况。8bit 预取技术可使得 DRAM 内核的频率只有等效数据频率的 1/8，这保证了 在与外部高速总线进行数据交互时的效率。但在 DDR3 内部因为有着特定的读写 操作时序要求才能使得其正常工作。因此，需采用一个高速存储接口系统来连接 外界高速总线（如 PLB 总线）与 DDR3 存储控制器以实现总线上的各种复杂读写 操作的顺利完成。 本论文在研究了 DDR3 的 JEDEC 标准，PLB4 总线协议的基础上设计了一个 满足项目需求的高速存储接口系统。根据 DDR3 存储控制器用户接口端的要求以 及 PLB4 总线的传输方式对接口系统进行了整体架构的设计，确定通过该接口系 统所实现的功能，输入输出的关系能够正常良好的进行。 本文主要完成整个接口系统的 RTL 设计，并在文章中详细介绍了接口系统中 的各个模块及其内部组成、接口信号等。设计难点在于如何在跨时钟域的情况下 完成 PLB4 总线复杂多样的传输方式和 DDR3 中特定传输模式之间的转换。在此 基础上进一步介绍了所使用的 DDR3 存储控制器的工作模式和状态机跳转以及 PHY 模块的初始化和工作流程。 在实现 RTL 设计代码的基础上，作者独立搭建了验证平台，进行了验证项的 提取，完成了基于 DDR3 控制器的接口系统的验证。难点在于所使用的总线功能 模型需使用特定的总线功能语言书写验证项，因此需先完成对该功能模型的平台 搭建方式和总线功能语言的学习，以及对 DDR3 SDRAM 中进行大量数据读写时 的读写数据正确性的验证工作。 关键词：DDR3 SDRAM， PLB4 总线， 接口系统 论文类型：工程设计 AB ABSTRACT 基于 基于 DDR3 控制器的高速存储接口系统的设计与验证 PAGE PAGE XI PAGE PAGE XIV ABSTRACT