纳米尺度下SiGe界面应力释放机制的分子动力学研究.PDFVIP

物 理 学 报   Acta  Phys.  Sin.   Vol. 68, No. 2 (2019)    026801     纳米尺度下Si/Ge 界面应力释放机制的 分子动力学研究 陈仙    张静    唐昭焕† (模拟集成电路重点实验室, 重庆　400060) (2018 年8 月14 日收到; 2018 年11 月15 日收到修改稿) 采用分子动力学方法研究了纳米尺度下硅 (Si)基锗 (Ge)结构的Si/Ge界面应力分布特征, 以及点缺陷 层在应力释放过程中的作用机制. 结果表明: 在纳米尺度下, Si/Ge界面应力分布曲线与Ge尺寸密切相关, 界面应力下降速度与Ge尺寸存在近似的线性递减关系; 同时, 在Si/Ge界面处增加一个富含空位缺陷的缓 冲层, 可显著改变Si/Ge界面应力分布, 在此基础上对比分析了点缺陷在纯Ge结构内部引起应力变化与缺 陷密度的关系, 缺陷层的引入和缺陷密度的增加可加速界面应力的释放. 参考对Si/Ge界面结构的研究结果, 可在Si基纯Ge薄膜生长过程中引入缺陷层, 并对其结构进行设计, 降低界面应力水平, 进而降低界面处产 生位错缺陷的概率, 提高Si基Ge薄膜质量, 这一思想在研究报道的Si基Ge膜低温缓冲层生长方法中初步 得到了证实. 关键词：Si/Ge界面, 分子动力学, 界面应力, 缺陷层 PACS ：68.35.–p, 31.15.xv, 02.70.Ns, 81.15.Aa 　DOI: 10.7498/aps.68 1   引　言 和热失配, 导致Si基Ge薄膜材料一般具有很高的 穿透位错密度和表面粗糙度, 不利于器件制备, 且 硅 (Si)基异质集成技术是目前半导体发展的 会严重降低器件性能. 为了在Si基上生长高质量 方向之一, 受到广泛的关注. 锗 (Ge)具有优异的 的Ge薄膜, 研究人员开发了多种工艺方法来降低 半导体、光学特性, 且与Si半导体工艺完全兼容, [17,18] 位错密度和表面粗糙度, 比如: 渐变缓冲层方法 、 是理想的Si基异质集成材料之一, Si基 Ge材料 [19,20] 选区外延方法 、低温缓冲层方法以及高低温两 广泛应用于Si基异质集成技术研究, 在新型电子 步生长方法[21−29]. 到目前为止, 高低温两步生长方 器件、光电集成等领域得到了广泛关注[1−15]. 与 法结合循环退火工艺是最常用的Si基Ge薄膜生 Si材料相比, Ge具有高载流子迁移率、窄禁带宽 长方法. 该方法中低温层一般采用 Ge或者 Ge- 度等众多优势. 高载流子迁移率可使Ge应用于提 Si材料, 通过这种方法可以制备出位错密度低至 升场效应晶体管 (FET)性能, 而窄禁带宽度使 6 −2