交叉存储器.PPT

5.7 虚拟存储器 5.7.2 快速地址转换技术 地址变换缓冲器TLB TLB是一个专用的高速缓冲器，用于存放近期经常使用的页表项； TLB中的内容是页表部分内容的一个副本； TLB也利用了局部性原理。 TLB中的项由两部分构成：标识和数据 标识中存放的是虚地址的一部分。 数据部分中存放的则是物理页帧号、有效位、存储保护信息、使用位、修改位等。 5.7 虚拟存储器 AMD Opteron的数据TLB的组织结构 包含40个项 采用全相联映像 AMD Opteron的地址转换过程 一般TLB比Cache的标识存储器更小、更快。 保证TLB的读出操作不会使Cache的命中时间延长。 5.7 虚拟存储器 5.7 虚拟存储器 Opteron的页面大小：4KB，2MB和4MB。 AMD64系统结构 虚拟地址： 64位 物理地址：52位 进行虚→实地址转换时，是把64位的虚拟地址映射到52位的物理地址。 要求：64位虚拟地址中的高16位是由低48位进行符号位扩展而来的 规范格式 5.7.3 页式虚拟存储器实例： 64位Opteron的存储管理 5.7 虚拟存储器 采用多级分层页表结构来映射地址空间，以便使页表大小合适。 分级的级数取决于虚拟地址空间的大小 Opteron的48位虚拟地址的4级转换 每个分级页表的偏移量分别来自4个9位的字段 Opteron的每一级页表都采用64位的项 其中： 前12位留给将来使用 随后的52位是物理页号 5.7 虚拟存储器 最后的12位包括保护和使用信息。 不同级的页表中有所不同，但大都包含以下基本字段： 存在位：说明该页面在存储器中。 读/写位：说明该页面是只读还是可读写。 用户/管理位：说明用户是否能访问此页或只能由上面的3个特权级所访问。 修改位：说明该页面已被修改过。 访问位：说明自上次该位被清0后到现在，该页面是否被读或写过。 页面大小：说明最后一级页面是4KB还是4MB；如果是4MB，则Opteron仅使用三级页表而非四级。 5.7 虚拟存储器 非执行位：在有些页面中用来阻止代码的执行。 页级Cache使能：说明该页面能否进入Cache。 页级写直达：说明该页是允许对数据Cache进行写回还是写直达。 Opteron通常在TLB不命中时要遍历所有四级页表，故有3个位置可以进行保护限制的检查。 仅遵从底层的PTE，而在其他级上只需确认有效位是有效的即可。 在保护方面，如何避免用户进行非法的地址转换？ 页表本身已经被保护，用户程序无法对它们进行写操作。 5.7 虚拟存储器 操作系统通过控制页表项来控制哪些物理地址可以被访问，哪些不能访问。 多个进程共享存储器是通过使各自的地址空间中的一个页表项指向同一个物理页面来实现的。 Opteron使用4个TLB以减少地址转换时间 两个用于访问指令，两个用于访问数据。 和多级Cache类似，Opteron通过采用两个更大的第二级TLB来减少TLB不命中。 一个用于访问指令 另一个用于访问数据 5.7 虚拟存储器 Opteron中第一级和第二级指令、数据TLB的参数 参数 描述 块大小 1个 PTE（8字节） L1命中时间 1个时钟周期 L2命中时间 7个时钟周期 L1 TLB大小 指令和数据TLB都是40个PTE，其中32个用于 4KB大小的页面，8个用于2MB或4MB页面。 L2 TLB大小 指令和数据TLB都是512个PTE，用于4KB页面 块选择 LRU L1映像规则 全相联 L2映像规则 4路组相联 一个乱序执行处理器 每个时钟周期最多可以取出3条80x86指令，并将之转换成类RISC操作，然后以每个时钟周期3个操作的速率流出。 有11个并行的执行部件 在2006年，其12级定点流水线使得该处理器的最高时钟频率达到了2.8GHz。 虚地址：48位 物理地址：40位 通过两级TLB实现的从虚拟地址到物理地址的转换以及对两级数据Cache的访问情况 5.8 实例：AMD Opteron的存储器层次结构 5.8 实例：AMD Opteron的存储器层次结构 AMD Opteron存储器层次结构图 AlphaAXP21064地址转换过程 简介 工作过程 Alpha AXP 21064存储层次 第5章 存储系统 主存的主要性能指标：延迟和带宽 以往： Cache主要关心延迟，I/O主要关心带宽。 现在：Cache关心两者 并行主存系统是在一个访存周期内能并行访问多个存储字的存储器。 能有效地提高存储器的带宽。 5.6 并行主存系统 5.6 并行主存系统 一个单体单字宽的存储器 字长与CPU的字长相同。 每一次只能访问一个存储字。假设该存