基于改进的Booth编码和Wallace树的乘法器优化-计算机应用与软件.PDF

第３３卷第５期　　　 计算机应用与软件 Ｖｏｌ３３Ｎｏ．５ ６ ２０１６年５月　　 ＣｏｍｐｕｔｅｒＡｐｐｌｉｃａｔｉｏｎｓａｎｄＳｏｆｔｗａｒｅ Ｍａｙ２０１ 基于改进的Ｂｏｏｔｈ编码和Ｗａｌｌａｃｅ树的乘法器优化设计 石　敏　王　耿　易清明 （暨南大学信息科学技术学院　广东广州５１０６３２） 摘　要　　针对当前乘法器设计难于兼顾路径延时和版图面积的问题，设计一种新型的３２位有符号数乘法器结构。其特点是：采 用改进的Ｂｏｏｔｈ编码，生成排列规则的部分积阵列，所产生的电路相比于传统的方法减小了延时与面积；采用由改进的４－２压缩器 和３－２压缩器相结合的新型Ｗａｌｌａｃｅ树压缩结构，将１７个部分积压缩为２个部分积只需经过１０级异或门延时，有效地提高了乘法 运算的速度。设计使用ＦＰＧＡ开发板进行测试，并采用基于ＳＭＩＣ０．１８ ｍ的标准单元工艺进行综合，综合结果显示芯片面积为 μ ０．１１２７ｍｍ２，关键路径延时为３．４ｎｓ。实验结果表明，改进后的乘法器既减少了关键路径延时，又缩小了版图面积。 关键词　　乘法器　Ｂｏｏｔｈ编码　部分积阵列　Ｗａｌｌａｃｅ树 中图分类号　ＴＰ３３２　　　　文献标识码　Ａ　　　　ＤＯＩ：１０．３９６９／ｊ．ｉｓｓｎ．１０００３８６ｘ．２０１６．０５．００４ ＡＮＯＰＴＩＭＩＳＥＤＤＥＳＩＧＮＯＦＭＵＬＴＩＰＬＩＥＲＢＡＳＥＤＯＮＩＭＰＲＯＶＥＤＢＯＯＴＨ ＥＮＣＯＤＩＮＧＡＮＤＷＡＬＬＡＣＥＴＲＥＥ ＳｈｉＭｉｎ　ＷａｎｇＧｅｎｇ　ＹｉＱｉｎｇｍｉｎｇ （ＳｃｈｏｏｌｏｆＩｎｆｏｒｍａｔｉｏｎＳｃｉｅｎｃｅａｎｄＴｅｃｈｎｏｌｏｇｙ，ＪｉｎａｎＵｎｉｖｅｒｓｉｔｙ，Ｇｕａｎｇｚｈｏｕ５１０６３２，Ｇｕａｎｇｄｏｎｇ，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ　　Ａｃｃｏｒｄｉｎｇｔｏｔｈｅｐｒｏｂｌｅｍｔｈａｔｍｕｌｔｉｐｌｉｅｒｃａｎ’ｔｔａｋｅｉｎｔｏａｃｃｏｕｎｔｂｏｔｈｔｈｅｐａｔｈｄｅｌａｙａｎｄｌａｙｏｕｔａｒｅａ，ｗｅｐｒｏｐｏｓｅｄａｎｏｖｅｌ ｓｔｒｕｃｔｕｒｅｏｆ３２ｂｉｔｓｉｇｎｅｄｍｕｌｔｉｐｌｉｅｒ．Ｉｔｓｃｈａｒａｃｔｅｒｉｓｔｉｃｓａｒｅ：ｔｈｅｍｕｌｔｉｐｌｉｅｒｕｓｅｓｔｈｅｉｍｐｒｏｖｅｄＢｏｏｔｈｅｎｃｏｄｉｎｇｔｏｇｅｎｅｒａｔｅａｐａｒｔｉａｌｐｒｏｄｕｃｔａｒｒａｙ ｒａｎｇｉｎｇｒｅｇｕｌａｒｌｙ，ａｎｄｔｈｅｃｉｒｃｕｉｔｉｔｂｒｏｕｇｈｔｆｏｒｔｈｒｅｄｕｃｅｓｔｈｅｄｅｌａｙａｎｄａｒｅａｃｏｍｐａｒｅｄｗｉｔｈｔｒａｄｉｔｉｏｎａｌｍｅｔｈｏｄ；ｉｔｅｍｐｌｏｙｓｔｈｅｉｍｐｒｏｖｅｄｎｏｖｅｌ Ｗａｌｌａｃｅｔｒｅｅｃｏｍｐｒｅｓｓｉｎｇｓｔｒｕｃｔｕｒｅｗｈｉｃｈｉｓｔｈｅｃｏｍｂｉｎａｔｉｏｎｏｆ４－２ｃｏｍｐｒｅｓｓｏｒａｎｄ３－２ｃｏｍｐｒｅｓｓｏｒ，ａｎｄｔｏｃｏｍｐｒｅｓｓ１７ｐａｒｔｉａｌｐｒｏｄｕｃｔｓ ｉｎｔｏ２ｏｎｅｓｏｎｌｙｎｅｅｄｓ１０ＸＯＲｄｅｌａｙｓ，ｔｈｕｓｓｐｅｅｄｓｕｐｍｕｌｔｉｐｌｉｃａｔｉｏｎｃｏｍｐｕｔａｔｉｏｎｃｏｎｓｉｄｅｒａｂｌｙ．ＴｈｅｗｈｏｌｅｄｅｓｉｇｎｗａｓｖｅｒｉｆｉｅｄｏｎＦＰＧＡ，ａｎｄ ｓｙｎｔｈｅｓｉｓｅｄｗｉｔｈＳＭＩＣ０．１８ ｍｂａｓｅｄｓｔａｎｄａｒｄｕｎｉｔｐｒｏｃｅｓｓ．Ｓｙｎｔｈｅｓｉｓｒｅｓｕｌｔｓｓｈｏｗｅｄｔｈａｔｔｈｅｃｈｉｐａｒｅａｗａｓ０．１１２７ｍｍ２，ａｎｄｔｈｅｋｅｙｐａｔｈ μ ｄｅｌａｙｗａｓ３．４ｎｓ．Ｅｘｐｅｒｉｍｅｎｔａｌｒｅｓｕｌｔｓａｌｓｏｓｈｏｗｅｄｔｈａｔｔｈｅｉｍｐｒｏｖｅｄｍｕｌｔｉｐｌｉｅｒｒｅｄｕｃｅｄｂｏｔｈｔｈｅｋｅｙｐａｔｈｄｅｌａｙａｎｄｔｈｅｌａｙｏｕｔａｒｅａ． Ｋｅｙｗｏｒｄｓ　　Ｍｕｌｔｉｐｌｉｅｒ　Ｂｏ