种Viterbi译码的改进算法-Read.PDFVIP

维普资讯 第8卷 第6期 电路与系统学报 Vo1．8 No．6 2003年 12月 JOURNAL OFCⅡCU兀’sAND SYSTEM S December，20o3 文章编 号 ：1007．0249(2003)06．0122．03 一 种 Viterbi译码 的改进算法 罗义军， 李劲， 章东平 (浙 江大学 信 息与通 信工程研 究所 ，浙江 杭州 310027，) 摘要 tViterbi译码是一种应用广泛 的最大似然估计算法 。本文利用相邻几组判决数据之 间的相互关系 ，对这几 组数据进 行联合判决估计 ，从而提高 了译码性 能。从仿真结果来看 ，当译码深度不大 时，译码性能得 到明显的改善 。 因此该算法可 以在保证同等性能前提下 ，减小硬件规模 ，降低功耗 。 关■词 tViterbi译码 ；联合判 决估计：低功耗设计 中圈分类号 tTN911．22 文献标识码 tA 1 引言 自 1967年 Viterbi译码 【】提 出以来 ，该算法得到了广泛应用 ，成为各种通信系统的标准结构单元 。 随着 VLSI的飞速发展和便携通信系统的大量涌现 ，功耗越来越成为制约设计 的一个主要 问题 。因此 如何降低 Viterbi译码 的复杂性和功耗 ，就成为一种迫切 的需要，受到人们的普遍关注 。 如何进一步改进 Viterbi译码器 (VD)的译码性能一直受到人们 的重视 【，但真正能够简化结构 、 降低功耗的并不多 。倒是从其他方面着手考虑低功耗的很多，改进算法结构 的有 ，减少状态过渡 (SST) 的Viterbi译码器 【、低复杂性的差错选择 Viterbi译码器 (ESVD) 钔【、用时钟 门 (clockgating)和使 能端激活 的方法进行低功耗设计的 Viterbi译码器 s【．6】。而少量降低性能来降低功耗 的有设置 门限的 自 适应 Viterbi算法 【， 自适应减少状态序列检测的 Viterbi译码器KS】，路径值控制判决保存 (PCDS)的 序列 Viterbi译码器 9【1。 本文提 出了一种新 的Viterbi译码改进算法 。通过利用 Viterbi译码相邻几组判决数据之 间的相关 性，提高了译码性能，从而在保证 同等性能的条件下减小了硬件规模 ，降低 了功耗 。 本文第 2部分介绍 Viterbi译码 的传统算法和基本结构 ；第 3部分给 出改进算法；第 4部分为计 算机仿真结果和规模功耗 的粗略 比较 ；第 5部分是结论。 2 ViterbI译码 器 输 出 董 715 收一 日一t2002-07-31 订 日一 ·2003-07-10 维普资讯 第6期 罗义军等：一种 Viterbi译码的改进算法 由于噪声干扰 ，最有可能的错误是在终点状态 ，而起 点则 由于译码 中的不断留选而不易出错 ，路 径 中位置越靠近终点则越 易出错 。 若当前判决路径的终点状态与 m 时段后判决路径最后 m 位相 同，则可 以断定状态正确 ，从而基 本断定当前路径的最后 m位 正确 。在此条件下，若当前路径的最后 m位与 m时段前判决路径的终点 状态