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一种高速跳频频率合成器设计 【摘要】频率合成器是跳频通信的核心部件之一，针 对跳频通信的跳频速率越来越高的需求，设计了一种高速跳 频的频率合成器。文章在分析比较传统的PLL和DDS频率合 成器优缺点的基础上，设计了一种PLL与DDS相结合的频率 合成方案，测试结果满足设计要求。 【关键词】频率合成器；PLL； DDS；频率转换时间 引言 频率合成器作为跳频通信［1］设备的一个关键部件，要 求频率合成器具有捷变频、宽频带、频率分辨力高、相位噪 声好、频谱纯度高、杂散指标好、小型化、低功耗等特点。 传统单一的频率合成技术如锁相环频率合成器（PLL）、 直接数字式频率合成器（DDS）各有优缺点，PLL杂散抑制能 力强，但是频率分辨力低、频率转换速度慢，DDS频率转换 速度快、频率分辨力高、相位噪声低，但是杂散丰富。 混合式频率合成技术将PLL和DDS两者结合起来，做到 优势互补，合成的输出频率兼顾两者的优点，具有频率转换 速度快、频率分辨率高、相位噪声好、频谱纯度高杂散指标 好等特点。 PLL和DDS的基本原理 1 PLL原理 锁相环是一个相位的负反馈控制系统，它由鉴相器 (PD)、环路滤波器(LF)和压控振荡器(VCO)三个基本部 件组成，基本组成方框图见图1［2］。 鉴相器是一个相位比较装置，它把输入信号Vi (t)和 压控振荡器的输出信号Vo (t)的相位进行比较，得到误差 相位0e (t),由误差相位产生误差电压Vd (t),误差电压 经过环路滤波器是滤除误差电压Vd (t)中的高频成分和噪 声，得到控制电压Vc (t), Vc (t)加到压控振荡器上使之 产生频率偏移，来跟踪输入信号频率，其频率逐步向输入信 号的频率靠拢，也就是使差拍频率越来越低，直至消除频差 而锁定。 锁相环频率合成器PLL具有底相噪、杂散抑制高等主要 特点。缺点是频率分辨力不髙。 2.2 DDS原理 DDS由四部分组成：相位累加器、正弦函数查表、D/A 数模变换、LPF低通滤波器，基本组成框图如图2所示［3］。 由图可知，信号的产生利用了正弦信号相位线性增加，即根 据所需产生的信号周期确定相位(或周期)量化单位，不断 按此量化单位累加并不断地以2口为模产生出一个以量化单 位为间隔的一定数量的相位值，再按这些离散相位值由正弦 表中查出相应的正弦值(这些正弦值都以二进数据表示)， 便得到所需频率的数字式(相位、幅度)正弦信号。 PLL+DDS高速跳频频率合成器的设计 频率合成器设计主要考虑指标有：信号输出相噪、杂散、 频率转换时间。这三个指标存在内在的联系且相互制约，必 须仔细选择方案。 相噪、杂散抑制、频率转换时间、稳定性、环路锁定时 间等指标跟环路的鉴相频率FPD、环路的自然角频率wn、环 路带宽BL、阻尼系数乙等密切相关。 锁相环的带内噪声主要取决于参考源、鉴相器、N分频 器和R分频器的噪声大小，而其带外噪声则主要取决于VCO 的噪声指标。PLL对带内噪声源呈低通特性，而对VCO噪声 呈高通特性。环路对带内噪声源呈低通过滤，故希望环路带 宽BL选择的越窄越好；但环路对VCO呈高通过滤，又希望 环路带宽BL选择的越宽越好。为了使两种噪声都得到合理 的抑制，可以选择环路带宽BL在两种噪声源谱密度线的交 叉点附近总是比较接近于最佳状态的。 由于有快速跳频要求，而DDS频率转换时间很快（小于 luS）,整个频率转换时间指标由环路转换时间决定，采用较 高的鉴相频率，提高环路转换时间。 1技术要求 晶振信号96MHz作为DDS的时钟，DDS在CPU的控制下 产生6. 464?7. 296MHz输出，该信号经滤波后与晶振的96MHz 信号混频得102. 464?103.296MHz信号，混频、滤波后作参 考信号FREF。FREF信号经R+l=10分频送入PE3236的鉴相 器，经过环路滤波器，VCO输出频率1000?1300MHzo 测试结果 本频率合成器采用DDS+PLL方案合成了 1000MHz? 1300MHz频段捷变频率合成器。达到的指标：频率转换时间 达到14. 7uS、杂散抑制在75dB以上、频率分辨力达到 0. 023Hz,相位噪声在lOKHz处为-96dBc/Hz,满足设计要求。 用调制域分析仪测试频率转换时间W14. 7uS，测试结果 如图4所示。 结束语 本文比较了 PLL和DDS的优缺点，采用PLL和DDS相结 合的频率合成技术，合成了具有高速跳频、宽频带、频率分 辨力高、相位噪声好、频谱纯度高、杂散指标好、小型化、 低功耗等特点的频率合成器。 参考文献： 梅文华，王淑波，邱永红，等.跳频通信[M].北京： 国防工业出版社，2005. 张厥盛，郑继禹，万心平?锁相技术[M].西安：西 安电子科技大学出版社，1994. AD9850 data