《数字逻辑应用与设计》课件chapter5.pptVIP

Chapter 5: Latches Flip-Flops Chapter 4: Sequential Circuits (Sections 4.1 -- 4.3) CHAPTER 5 FLIP-FLOPS, SIMPLE COUNTERS, AND REGISTERS 触发器、简单计数器和寄存器 5.1 时序电路模型 数字逻辑：组合逻辑和时序逻辑 例子：串行加法器－全加器、存储电路 时序电路在电路结构上的特点：（1）包含组合电路和存储电路两个组成部分，而存储电路是必不可少的；（2）存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起共同决定组合逻辑电路的输出。 时序逻辑扩展了组合逻辑的功能，具有存储和检索二进制信息的能力。 时序：事件按时间排序，并被时间分隔，事件的时间分隔需要使用存储元件。 5.1 时序电路模型（续） 5.1 时序电路模型（续） 通用时序电路模型的几个子集 通用时序电路模型的几个子集 通用时序电路模型的几个子集 Clock Signal S’R’ 锁存器(NAND version) S’R’ 锁存器(NAND version) SR锁存器 (NOR version) SR 锁存器 (NOR version) S’R’ Latch Simulation Master-Slave Flip-Flops（主从触发器） Edge Triggered Fli