谈谈旁路和去藕电容-Toocle.DOCVIP

谈谈旁路和去藕电容-原理部分 看了很多关于旁路电容和去藕电容的文章，有代表性的如下： 退耦电容的选择和应用 十说电容 关于旁路电容和耦合电容 关于旁路电容的深度对话 对于以上的文章，我是很佩服的，我按照它们的思路把问题推演和考证了一下，参考了一些数据，自己推导一下电容模型的阻抗曲线，试图做的就是让问题更明显一些。打算把这个问题分成两个部分，第一个就是原理上去验证，第二个就是从实际的例子去推演。各位看完有任何意见请留言。先看看此类电容的应用场合：根据以上电路来说，由一个电源驱动多个负载，如果没有加任何电容，每个负载的电流波动会直接影响某段导线上的电压。瞬间冲击电流的产生原因1.容性负载来分析一下数字电路的电流波动，数字电路的负载并不是纯阻性的，如果负载电容比较大，数字电路驱动部分要把负载电容充电、放电，才能完成信号的跳变，在信号上升沿比较陡峭的时候，电流比较大，对于数字芯片来说，新派驱动部分电流会从电源线上吸收很大的电流，由于线路存在着的电感，电阻（特别是芯片管脚上的电感，会产生反弹），这种电流相对于正常情况来说实际上就是一种噪声，会影响前级的正常工作，下图反应了工作情况2.输出级控制正负逻辑输出的管子短时间同时导通，产生瞬态尖峰电流PMOS和NMOS同时导通的时候出现的电流尖峰。电压塌陷噪声我们考虑数字电路内部结构一般由两个Mos管组成，为了便于分析，我们假设初始时刻传输线上各点的电压和电流均为零。现在我们分析数字器件某时刻输出从低电平转变为高电平，这时候器件就需要从电源管脚吸收电流（上面一个分析的是容性负载，现在考虑的是阻性负载）。从低到高（L=H）?? 在时间点T1，高边的PMOS管导通，电流从PCB板上流入芯片的VCC管脚，流经封装电感L.vcc，通过PMOS管和负载电阻最后通过返回路径。电流在传输线网络上持续一个完整的返回时间，在时间点T2结束。之后整个传输线处于电荷充满状态，不需要额外流入电流来维持。?? 当电流瞬间涌过L.vcc时，将在芯片内部电源和PCB板上产生一个电压被拉低的扰动。该扰动在电源中被称之为同步开关噪声（SSN）或Delta I噪声。从高到低（L=H）??? ?? 在时间点T3，我们首先关闭PMOS管（不会导致脉冲噪声，PMOS管一直处于导通状态且没有电流流过的）。同时我们打开NMOS管，这时传输线、地平面、L.gnd以及NMOS管形成一回路，有瞬间电流流过开关NMOS管，这样芯片内部至PCB地节点前处产生参考电平被抬高的扰动。该扰动在电源系统中被称之为地弹噪声（Ground Bounce）。?? 实际电源系统中存在芯片引脚、PCB走线、电源层、底层等任何互连线都存在一定电感值，就整个电源分布系统来说来说，这就是所谓的电源电压塌陷噪声。去藕电容和旁路电容 ?? ? 去藕电容就是起到一个小电池的作用，满足电路中电流的变化，避免相互间的耦合干扰。关于这个的理解可以参考电源掉电，Bulk电容的计算，这是与之类似的。 ? 旁路电容实际也是去藕合的，只是旁路电容一般是指高频噪声旁路，也就是给高频的开关噪声提高一条低阻抗泄防途径。? 所以一般的旁路电容要比去藕电容小很多，根据不同的负载设计情况，去藕电容可能区别很大，当旁路电容一般变化不大。关于有一种说法“旁路是把输入信号中的干扰作为滤除对象，而去耦是把输出信号的干扰作为滤除对象，防止干扰信号返回电源”，我个人不太同意，因为高频信号干扰可以从输入耦合也可以从输出耦合，去藕的掉电可以是负载激增的输出信号也可以是输入信号源的突变，因此我个人觉得怎么区分有点纠结。电容模型分析?? 如果电容是理想的电容，选用越大的电容当然越好了，因为越大电容越大，瞬时提供电量的能力越强，由此引起的电源轨道塌陷的值越低，电压值越稳定。但是，实际的电容并不是理想器件，因为材料、封装等方面的影响，具备有电感、电阻等附加特性；尤其是在高频环境中更表现的更像电感的电气特性。我们这里使用的电容一般是指多层陶瓷电容器（MLCC），其最大的特点还是由于使用多层介质叠加的结构，高频时电感非常低，具有非常低的等效串联电阻，因此可以使用在高频和甚高频电路滤波无对手。关于其特性分析和分类可以参考以前的文章：Surface Mounted Capacitor(表贴电容) Ps:大部分是英文的，我有空把它翻译整理过来。电容模型为等效串联电阻ESR：由电容器的引脚电阻与电容器两个极板的等效电阻相串联构成的。当有大的交流电流通过电容器，ESR使电容器消耗能量(从而产生损耗)，由此电容中常用用损耗因子表示该参数。等效串联电感ESL：由电容器的引脚电感与电容器两个极板的等效电感串联构成的。等效并联电阻EPR：电容器泄漏电阻