基-4FFT处理器的设计与物理实现-集成电路工程专业论文.docxVIP

万方数据 万方数据 Design and Physical implementation of Radix-4 FFT Processor A Dissertation Submitted to Xidian University in Candidacy for the Degree of Master in Integrate Circuit Engineering By Fu Rong Xi’an, P. R. China March 2014 西安电子科技大学 独创性（或创新性）声明 本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究 成果。尽我所知，除了文中特别加以标注和致谢中所罗列的内容以外，论文中不 包含其它人已经发表或撰写过的研究成果；也不包含为获得西安电子科技大学或 其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做 的任何贡献均已在论文中做了明确的说明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切相关责任。 本人签名： 日期 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。本人保证毕 业离校后，发表论文或使用论文（与学位论文相关）工作成果时署名单位仍然为 西安电子科技大学。学校有权保留送交论文的复印件，允许查阅和借阅论文；学 校可以公布论文的全部或部分内容，可以允许采用影印、缩印或其它复制手段保 存论文。（保密的论文在解密后遵守此规定） 本学位论文属于保密，在 年解密后适用本授权书。 本人签名： 日期 导师签名： 日期 __ 摘要 摘 要 本论文课题是以国家部委某 DSP 关键 IP 核研究项目为基础展开的，主要完成 雷达信号处理器中的 FFT 处理模块的 VLSI 设计和物理实现。本文在研究各种 FFT 算法的基础上，选择按时间抽取的基-4 算法作为处理器的实现算法，数据采用 16 位定点数格式顺序输入；并提出了一种基于存储器方式的流水线结构 FFT 硬件实 现方法，硬件结构为 5 级流水线结构设计，数据位宽逐级扩展。硬件设计包含存 储单元、蝶形运算单元、复数乘法器、地址产生及控制单元、旋转因子 ROM 和倒 位序模块等多个子模块。 设计采用数据位宽逐级扩展的方式，在同样运算量和复杂度条件下，DIT 较 DIF 可以节省一定存储空间。存储单元的设计中将数据实部和虚部拼接存储，进一 步减小存储单元面积。采用基于存储器方式的流水线结构硬件设计，每级仅包含 一个蝶形运算模块和复数乘法器，改进的复数乘法器设计进一步减少硬件资源的 消耗，具有面向高速、大容量数据流的实时处理能力。硬件流水级划分不同于算 法流水级划分的设计，方便设计向其他点数扩展。旋转因子乘以 214 后以 16 位定点 整数格式存储在 ROM 中。 通过 Modelsim 和 Matlab 相结合的办法，分别采用正弦信号、扫频正弦信号和 线性调频信号验证了电路功能的正确性，误差的量级为 10-3。利用 DC 综合工具对 FFT 处理器进行了逻辑综合。处理器可工作在 200MHz 频率下。在初始状态下完 成 1024 点的 FFT 运算，从输入第一个数据到输出最后一个计算结果需要 3092 个 时钟周期，200MHz 频率下所需时间为 15.46μs；在正常流水工作状态下完成一个 1024 点 FFT 运算需要 1024 个时钟周期，所需时间为 5.12μs。 在 SMIC CMOS 0.13um 标准工艺库下，采用 SoC Encounter 工具完成了物理实 现。采用展平式物理设计方法，流水级宏模块按照数据流图的顺序进行放置，级 内采用就近原则放置。先采用时序驱动自动布局，然后执行几次时序和拥塞兼顾 的布局优化操作。采用插入天线二极管和跳层布线的方法来修复深亚微米尺寸下 的天线问题。处理器核的功耗值为 536mW，核面积为 8208000μm2。 关键词：基-4 蝶形运算 流水线 FFT Abstract Abstract This topic is based on the project“Research on key IP core of the radar digital signal processor with high performance”.The thesis mainly completes the VLSI design of FFT and the physical realization. In this paper, through the learning of the FFT algorithm,the design uses