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四位乘法器设计实验报告 　　实验4位乘法器实验报告　　XXX姓名：　　课程名称：计算机组成　　实验时间：XXX学号：同组学生姓名：无实验地点：指导老师：XXX专业：计算机科学与技术　　一、实验目的和要求　　1.熟练掌握乘法器的工作原理和逻辑功能　　二、实验内容和原理　　实验内容：　　根据课本上例3-7的原理，来实现4位移位乘法器的设计。具体要求：1.乘数和被乘数都是4位　　2.生成的乘积是8位的　　3.计算中涉及的所有数都是无符号数　　4.需要设计重置功能　　5.需要分步计算出结果　　实验原理：　　1.乘法器原理图　　2.本实验的要求：　　1.需要设计按钮和相应开关，来增加乘数和被乘数　　2.每按一下M13，给一个时钟，数码管的左边两位显示每一步的乘　　积　　3.4步计算出最终结果后，LED灯亮，按RESET重新开始计算　　三、主要仪器设备　　1.Spartan-III开发板　　2.装有ISE的PC机　　1套1台　　四、操作方法与实验步骤　　实验步骤：　　1.创建新的工程和新的源文件　　2.编写verilog代码　　3.进行编译　　4.进行Debug工作，通过编译。　　5..生成FPGA代码，下载到实验板上并调试，看是否与实现了预期功能　　操作方法：TOP:　　modulealu_top(clk,switch,o_seg,o_sel);　　inputwireclk;　　inputwire[4:0]switch;　　outputwire[7:0]o_seg;//只需七段显示数字，不用小数点outputwire[3:0]o_sel;//4个数码管的位选　　wire[15:0]disp_num;　　reg[15:0]i_r,i_s;　　wire[15:0]disp_code;　　wireo_zf;//zerodetector　　initial　　begin　　i_rL基本单元的理解，理论联系实际，提高设计能力，提高分析、解决计算机技术实际问题的独立工作能力。通过课程设计深入理解VHDL语言的精髓，达到课程设计的目标，乘法器的设计可以使对计算机怎样工作有了更深了解,其实当初想到设计这个课题。　　设计要求　　1）构造一个4位二进制乘法器；　　2）受按键控制由4bit输入端口先后输入四位乘数和被乘数；　　3）用两个七段数码管显示积，以十进制显示；　　2硬件描述语言——VHDL　　VHDL简介　　VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。但是，由于它在一定程度上满足了当时的设计需求，于是他在1987年成为AI/IEEE的标准。1993年更进一步修订，变得更加完备，成为AI/IEEE的AI/IEEESTD1076-1993标准。目前，大多数的CAD厂商出品的EDA软件都兼容了这种标准。VHDL的英文全写是：VHSICHardwareDescriptiongLanguage.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。VHDL主要用于描述数字系统的结构，行为，功能和接　　口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体分成外部，既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。VHDL比其它硬件描述语言相比有以下优点：　　与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。　　VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。　　VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，　　高速的完成必须有多人甚至多个代发组共同并行工作才能实现。对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。　　VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的