ASIC设计流程及工具.docVIP

任务 工具 RTL 与门级仿真 a. Synopsys VCS/VSSb. Mentor ModelSimc. Cadence, Verilog-XL d. Cadence, NC-Verilog RTL and Gate-level 设计纠错 Novas Debussy 功耗优化与分析 Synopsys, Power Compiler 逻辑综合 Synopsys, Design Compiler 扫描插入 a. Synopsys, Design Compiler-Ultra Plus 存储器内建自测试 (BIST) UniChip, UBST 自动测试生成 (ATPG) 与故障仿真 a. Synopsys, Tetra MAX 延时计算 a. Synopsys, Prime Timeb. Celestry, MDC 静态时序分析 a. Synopsys, Prime Time b. Cadence, Pearl 平面规划 Cadence, Design Planner 布局布线 a. Avant! Apollob . Cadence, Silicon Ensemble 时钟树综合 a. Avant! Apollob . Cadence, CT-Gen CT-PKS 形式验证 Synopsys Formality 物理验证 Mentor Graphics Calibre RC 参数提取 a. Cadence Hyper Extract b. Simplex Qx, Fire Ice 晶体管级功耗模拟 Synopsys PowerMill 电路级仿真 a. Avant! Star-Hspice b. Cadence Spectre [FPGA/CPLD]典型的FPGA设计流程 skycanny 发表于 2005-12-8 22:17:00 ?转自EDA专业论坛???? 作者：lixf 1.设计输入—— FPGA设计|IC设计|仿真|综合|布局|布线|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成电路|验证2lrTu4m:Ib1M1)设计的行为或结构描述。6}}kp\)U4{~—— FPGA设计|IC设计|仿真|综合|布局|布线|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成电路|验证2)典型文本输入工具有UltraEdit-32和Editplus.exe.。K^B!kj8?/fK3)典型图形化输入工具-Mentor的Renoir。EDA中国门户网站－FPGA|CPLD4)我认为UltraEdit-32最佳。—— FPGA设计|IC设计|仿真|综合|布局|布线|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成电路|验证c0O5]E2.代码调试;jPS!J-tK1)对设计输入的文件做代码调试，语法检查。uh8OI/fEDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|board2)典型工具为Debussy。nuj V{(ii#ZcvEDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|board3.前仿真qq;ZG8O9H1)功能仿真—— FPGA设计|IC设计|仿真|综2)验证逻辑模型(没有使用时间延迟)。3)典型工具有Mentor公司的ModelSim、Synopsys公司的VCS和VSS、Aldec公司的Active、Cadense公司的NC。EDA中国门户网站－FPGA| 4)我认为做功能仿真Synopsys公司的VCS和VSS速度最快，并且调试器最好用，Mentor公司的ModelSim对于读写文件速度最快，波形窗口比较好用。6E1Jf? ? ? ? ? j;WrUd6IE4.综合EDA专业论坛tjLG)TqPG2] 1)把设计翻译成原始的目标工艺EDA中国门户网站－FPGA|CP2)最优化#[s