甘肃政法学院计算机科学学院数字逻辑课件第七章 半导体存储器.ppt

清华大学电子工程系99-11-12 作者：清华大学电子工程系 罗嵘 * 第七章 半导体存储器 7.1随机存取存储器 7.2只读存储器 按功能，存储器分为： 只读存储器（READ－ONLY MEMORY，ROM） 随机存取存储器（RANDOM－ACCESS MEMORY，RAM） 顺序存取存储器（SEQUENTIAL ACCESS MEMORY，SAM） 7.1 随机存取存储器 在使用RAM时可以随时从任一指定地址取出（读出）数据，也可以随时将数据存入（写入）任何指定地址的存储单元中去。 优点：读写方便，使用灵活。 缺点：存在易失性，一旦断电所存储的数据便会丢失，不利于数据长期保存。 按存储单元的特性分为： SRAM：静态随机存储器 DRAM：动态随机存储器 地址译码器 存储矩阵 读/写控制电路 数据输入/输出 (I/O) CS 地址输入 7.1.1 RAM的结构及工作原理 RAM电路通常由存储矩阵、地址译码器和读/写控制电路三部分组成，见图1。 随机存取存储器（RAM）结构框图 SRAM的静态存储单元 六管NMOS存储单元 六管CMOS存储单元 存储矩阵：在译码器和读/写控制电路的控制下既可以写入1或0，又可以将所存储的数据读出。存储矩阵中的单元个数即存储容量 地址译码器：将输入的地址代码译成某一条字线的输出信号，使连接在这条字线上的存储单元或读/写控制电路接通，然后才能对这些单元进行读或写。 读/写控制电路：对电路的工作状态进行控制 片选输入端CS，读/写控制，输出缓冲电路 ，执行读操作，将存储单元里的内容送到输入/输出端上； ，执行写操作，输入/输出线上的数据被写入存储器； CS=1时RAM的输入/输出端与外部总线接通； CS=0时RAM的输入/输出端呈高阻态，不能与总线交换数据； 行地址译码器 存储矩阵 64?64 输入/输出电路 图2 2114的结构框图 列地址译码器 X0 X63 Y0 Y15 A3 A4 A5 A6 A7 A8 A1 A2 A9 I/O1 I/O2 I/O3 I/O4 A0 G2 G1 G3 G4 G5 G6 G7 G8 G10 G9 共有1024×4=4096个存储单元，排成64×64矩阵。 1024（=210），共有10个地址输入端A0～A9。 分成两组译码 I/O1～I/O4既是数据输入端也是数据输出端 =1时，门G1～G8禁止，将存储器内部电路与外部连线隔离，可以直接把I/O1～I/O4与系统总线相连使用。 =0， =0，G1～G4工作，G5～G8禁止，加到I/O1～I/O4上的数据被写入指定的四个存储单元。 =1， =0时，门G9输出高电平，使缓冲器G5～G8工作，门G10输出低电平，使G1～G4禁止，这时由地址码指定的四个存储单元中的数据被送到I/O1～I/O4，实现读操作。 7.1.2 RAM的扩展 ⒈位数的扩展 2 字扩展方式 如果每一片RAM中的位数已够用而字数不够用时，应采用字扩展方式（也称地址扩展方式）。 例2用四片256×8位RAM接成一个1024×8位RAM 256（=28），1024（=210），每一片RAM只有八位地址输入端，而1024为10位地址输入端，故需增加两位地址码A9、A8。 由于每一片RAM的数据端I/O1～I/O8都有三态缓冲器，而它们又不会同时出现低电平，故可将它们的数据端并联起来，作为整个RAM的八位数据输入/输出端。 图4 RAM的字扩展接法 A0 A1 256 × 8 RAM(1) I/O1 I/O8 A7 A0 A7 A8 A9 A0 A1 256 × 8 RAM(2) A7 A0 A1 256 × 8 RAM(3) A7 A0 A1 256 × 8 RAM(4) A7 A1 2-4线译码器 图4中各片RAM电路的地址分配 7.1.3 RAM的时序问题 为保证存储器的正常工作，必须满足读、写周期的时序要求，即各信号之间的时间关系。 以2114（1024×4）RAM为例 读周期 地址A0~A9 数据输出 输出有效 tRC tA tCO tCX tOHA tOTD 地址有效 写周期 地址A0~A9 数据输出 tWC tW tOTW tAW tWR 地址有效 tDW 数据输入 输入有效 tDH 7.2 只读存储器（READ－ONLY MEMORY，ROM） 各种存储器中结构最简单的一种。在正常工作时它存储的数据是固定不变的，只能读出，不能随时写入，故称只读存储器。 分类： 使用的器件类型: 二极管ROM 双极型三极管ROM MOS管ROM 数据的写入方式: 固定ROM：无法更改，出厂时已定 可编程ROM（PRO