组合逻辑电路设计案例.docVIP

12?18 12 ?18 出处:4」.l例4?1 知识点:注意代入语句使用时与 实际电路工作情况保持一致，延 时是必须要考虑的因素。 目录 TOC \o 1-5 \h \z 简单门电路 1 三态门及总线缓冲器 3 转换器 6 并置运算器 8 奇偶校验器 9 加法器 11 选择器 编译码器 二输入与门 ★程序1： ENTITY and2 IS PORT (a,b:IN BIT; c:OUT BIT); END ENTITY and2; ARCHITECTURE and2_behav OF and2 IS BEGIN c=a AND b AFTER 5ns; END ARCHITECTURE and2_behav; ★程序2： ENTITY and2 IS GENERIC (rise,fall:TIME); PORT (a,b: IN BIT; 出处:4」.4例4?4 c: OUT BIT) END ENTITY and2; ARCHITECTURE behav OF and2 IS SIGNAL internakBIT; BEGIN 知识点:GENERIC语句常用于 不同层次之间点的信息传递，该 例中使用GENERIC语句分别对 信号的上升时间和下降时间进 行了定义。 internal=a AND b; c=internal AFTER (rise) WHEN interna^11 ELSE internal AFTER (fall); END ARCHITECTURE behav; ★程序3： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY nand2 IS PORT (a, b:IN STD_LOGIC; y:OUT STD_LOGIC); END ENTITY nand2; ARCHITECTURE nand2_2 OF nand2 IS BEGIN 11 PROCESS (a, b)IS VARIABLE comb:STD_LOGIC_VECTOR (1 DOWNTO 0); BEGIN comb:=a b; CASE comb IS WHEN ”00“=y=T; WHEN ”01”=yv=T； WHEN ,,10,,=y=,l,; WHEN nir,=y=0,; WHEN OTHERS=yv二X; END CASE; END PROCESS tl; END ARCHITECTURE nand2_2; 出处:7.1.1例7?2 知识点:采用RTL方式描述构造 体，使用CASE语句实现器件的 逻辑功能。 三态门电路 din dout en 数据输入 控制输入 数据输出 din en dout X 0 Z 0 1 0 1 1 1 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY tri_gate IS 出处:7 出处:7」.4例7-15 知识点:利用IF语句的多选择分 支功能描述三态门，注意输入、 输出间的控制关系。 END ENTITY tri_gate; ARCHITECTURE zas OF tri_gate IS BEGIN tri_gatel :PROCESS (din, en)IS BEGIN IF (en=T) THEN dout=din; ELSE doutv二Z; END IF; END PROCESS; END ARCHITECTURE zas; ★程序2： 出处: 出处:7.1.4 例 7-16 知识点:使用卫式BLOCK结构 描述，注意条件的设立。 BEGIN tri_gate2:BLOCK (en=r) BEGIN dout=GUARDED din; END BLOCK; END ARCHITECTURE blk; 八位单向总线缓冲器 en__en din(O) din(l) din(2) din(3) din(4) din(5) din(6) din(7) 8位单向总线缓冲器 dout(O) dout( 1) dout(2) dout(3) dout(4) dout(5) dout(6) dout(7) ★程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY tri_buf8 IS PORT (din: IN STD_LOGIC_VECTOR (7 DOWNTO 0); dout: OUT STD_LOGIC_VECTOR (7 DOWNTO 0); en:IN STD.LOGIC); END ENTITY tri_buf8; ARCHITECTURE zas OF tri_buf8 IS BEGIN tri_buff: PR