VHDL与数字电路设计说明书.ppt

ByteBlasterMV下载电缆25针插头 25针插头，在PS模式下和在JTAG模式下的引脚信号名称不同，如表所示。 ByteBlasterMV下载电缆10针插座 注：目标板必须为ByteBlasterMV下载电缆提供VCC和GND。 PS模式对单个FLEX10K器件的配置 PS模式器件的配置 注意： 1、不要忘了将多片配 置 控制信号nCE 引 脚接地！ 2、作为PS配置模式， 不要忘了将配置模式 控制信号脚MSEL1和 MSEL0都接地！ FLEX、ACEX、APEX系列FPGA 配置电路 FPGA Passive Serial Configuration 被动串行配置模式 10针标准 配置/下载接口 通过配置电路后 与PC机的并行 接口相接 对FPGA配置 PS模式器件的配置 PS模式对单个器件的配置 PS模式对多个FLEX10K器件的配置 PS模式器件的配置 JTAG模式器件的配置 JTAG模式对单个FLEX10K器件的配置 JTAG模式器件的配置 JTAG模式对多个FLEX10K器件的配置 FPGA的配置电路原理图 OTP配置器件： EPC1441、EPC1、EPC1213等 FPGA配置器件 FPGA的OTP配置器件 使用方法 选择Global Project Device…项 编译前选择配置器件 注意，被编译文件的工程名为“DAC”， 因此，其配置文件名应该为“ DAC . POF ” 对于低芯核电压FPGA （如EP1K30），需选择此 项，电路中的配置芯片 应该接3.3V工作电压。 选择配置芯片的型号为EPC1PC8 选择PS模式 编 译！ 用专用配置器件配置FPGA EPC2配置FPGA的电路原理图 EPC2可以多次重复编 程，且是isp方式编程 DCLK nCS nINIT_CONF OE DATA PC机 FPGA EPC2配置芯片 配置电路 和JTAG编 程端口 DCLK CONF_DONE nCONFIG nSTATUS DATA0 TCK TMS TDO TDI TCK TMS TDO TDI 配置 编程 利用FLASH结构的EPC2为FPGA作配置 7-6 电路的层次化设计 （1）电路的层次化设计的优点： （a）生成的元件可以为后面的设计使用。 （b）通用模块可以重复使用。 （c）使得设计的电路程序更易读、更易懂。 （d）复杂的电路设计可以拆分为几个部分，分别可以由不同的人来完成，以提高设计速度。 （2）VHDL层次分解 在VHDL中，层次由下面部分构成： （a）元件：即实体和结构体对，可在其它设计中例化。 （b）程序包：由元件和其它声明组成。 （c）库：由一系列编译过的设计单元组成。 一个复杂电路，可以分为几个模块，某个模块又可以再向下细分，这样就可划分为几个层次，然后对每个层次分别进行设计。可以采用自顶向下的设计方法，也可采用自底向上的设计方法。 一个层次化设计例图 b sel mux2to1 a c r toplevel q s c b mux2to1 a sel t p schematic entity/architecture symbol component mux2to1 c b a sel library package top level schematic top level entity/architecture 电路设计步骤如下： a. mux2to1电路设计； b.建立元件的程序包； c.顶层设计。 mux2to1电路底层设计 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY mux2to1 IS PORT ( a, b, sel : IN std_logic; c : OUT std_logic); END mux2to1; ARCHITECTURE archmux2to1 OF mux2to1 IS BEGIN