快跳频率合成器的设计与实现-电子与通信工程专业论文.docxVIP

万方数据 万方数据 Dissertation Submitted to Hangzhou Dianzi University For the Degree of Master The Design and Realization of Fast Hopping Frequency Synthesizer Candidate: Li Jiajun Supervisor: Prof. Zhang Fuhong March，2016 杭州电子科技大学 学位论文原创性声明和使用授权说明 原创性声明 本人郑重声明： 所呈交的学位论文，是本人在导师的指导下，独立进行研究工作所取得 的成果。除文中已经注明引用的内容外，本论文不含任何其他个人或集体已经发表或撰写过 的作品或成果。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。 申请学位论文与资料若有不实之处，本人承担一切相关责任。 论文作者签名： 日期： 年 月 日 学位论文使用授权说明 本人完全了解杭州电子科技大学关于保留和使用学位论文的规定，即：研究生在校攻读 学位期间论文工作的知识产权单位属杭州电子科技大学。本人保证毕业离校后，发表论文或 使用论文工作成果时署名单位仍然为杭州电子科技大学。学校有权保留送交论文的复印件， 允许查阅和借阅论文；学校可以公布论文的全部或部分内容，可以允许采用影印、缩印或其 它复制手段保存论文。（保密论文在解密后遵守此规定） 论文作者签名： 日期： 年 月 日 指导教师签名： 日期： 年 月 日 杭州电子科技大学硕士学位论文 杭州电子科技大学硕士学位论文 摘 要 在当下的通信系统中，常使用跳频通信技术来增加通信系统的抗干扰和抗截获能力。跳 频通信系统已经被广泛的用于军事、医疗、电子对抗、仪器仪表等领域内。而频率合成器作 为跳频通信系统中的核心部分，决定了跳频系统的频率跳变速度和跳变稳定性。因此，频率 合成器的设计是非常值得深入研究的，尤其是跳频速度这一关键指标的提升会对系统的抗捕 获性能产生举足轻重的影响。 基于实验室项目指令******系统的研究背景，本文研制了一款新型 L 波段快跳频率合成 器，它具有频率切换速度极快、输出杂散和相噪较低、体积较小的优点。结合频率范围 （1125~1230MHz）、跳频速度（77KHop/s）、频率切换速度（200ns）、杂散抑制优于 50dBc、 本振相噪（ -90dBc/Hz@10KHz）等指标要求，本文分析对比了几种频率合成方案，包括双 锁相环（Phase Lock Loop，PLL）乒乓切换、锁相环 VCO 电压预置、直接数字频率合成 （Direct Digital Synthesizer, DDS）倍频、DDS+PLL 混频等，综合其优缺点，本设计采用了 DDS 直接倍频的方案来制作此频率合成器。 针对本文选择的 DDS 倍频方案，详细分析了其相位噪声、杂散抑制等性能。对比了几款 常用的 DDS 芯片如 AD9910、AD9912、AD9915 等，分析了他们各自的无杂散动态范围 （Spurious Free Dynamic Range，SFDR），并结合目标频带范围进行频率规划。本方案选择了 AD9912 作为 DDS 芯片，经过 2 次 2 倍频到达目标频率。针对 AD9912 串行配置的特点，详 细分析了系统跳频时间，采用预先配置寄存器，由 IO_UPDATE 送入频点切换信号达到捷变 频的目的。并根据仿真结果验证了此设计能较好的满足系统指标要求。采用 Mini-Circuits 公 司的两款 2 倍频器（AMK-2-13+, KC2-11），设计了两阶 2 倍频链路。DDS 系统的杂散抑制低 是其缺点，因此需要引入滤波器来克服此缺点，而对此滤波器的设计并不是件容易的事。文 中利用 ADS 射频仿真设计软件对系统中关键的 3 个带通滤波器进行仿真，再加入村田模型进 行实际设计。文中选择 AD9516-3 作为本系统的时钟分配器，由 FPGA 控制整个系统的运行。 设计了基于 RS 序列的跳频图案。 最后利用 Cadence Allegro 设计了四层混合信号硬件平台，针对电磁兼容、电源完整性和 实物测试等因素考虑，做了相应的布局与走线设计、接地设计、去耦设计和电源完整性仿真 分析，完成了此快跳频率合成系统的硬件电路实现。 本文完整地实现了一种快跳频率合成器方案，从原理论证到硬件实现都能较好的满足该 频率合成器在实验室项目中各项要求，在实际工程中具有较高的价值。 关键词：频率合成，捷变频，DDS，倍频，跳频通信系统 I ABSTRACT In the communication system, we always use the frequency hopping communicati