EDA实验报告(12份)课件.docVIP

实验一 组合电路的设计 1. 实验目的：熟悉 MAX + plus II 的 VHDL 文本设计流程全过程，学习简单组合电路的设 计、多层次电路设计、仿真和硬件测试。 2. 实验内容：设计一个 2 选 1 多路选择器，并进行仿真测试，给出仿真波形。 3. 实验程序如下： library ieee; end entity mux21a; use ieee.std_logic_1164.all; architecture one of mux21a is entity mux21a is begin port(a,b,s:in std_logic; y=a when s=0 else b ; y:out std_logic); end architecture one ; 4. 仿真波形（如图 1-1 所示） 图 1-1 2 选 1 多路选择器仿真波形 5. 试验总结： 从仿真波形可以看出此 2 选 1 多路选择器是当 s 为低电平时，y 输出为 b, 当 s 为高电平 时，y 输出为 a（y=a when s=0 else b）;，完成 2 路选择输出。 实验二 时序电路的设计 1. 实验目的：熟悉 MAX + plus II VHDL 文本设计过程，学习简单的时序电路设计、仿真和 测试。 2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。 3. 实验程序如下： library ieee; process(clk,en,D) use ieee.std_logic_1164.all; begin entity suocun7 is if clkevent and clk=1 then port(clk: in std_logic; if en =0then en: in std_logic; K=D; D: in std_logic_vector(7 downto 0); end if; B:out std_logic_vector(7 downto 0)); end if; end suocun7; end process; architecture one of suocun7 is B=K; signal K: std_logic_vector(7 downto 0); end one; begin 4.仿真波形（如图 2-1 所示） 图 2-1 8 位锁存器仿真波形 5 实验总结： 此程序完成的是一个 8 位锁存器，当时钟上升沿到来（ clkevent and clk=1 ）、使能端为 低电平（ en =0）时，输出为时钟上升沿时的前一个数，从仿真波形看，实现了此功能。 实验三 异步清零和同步时钟使能的加法计数器的设计 1. 实验目的：学习计数器的设计、仿真和硬件测实，进一步熟悉 VHDL 设计技术。 2. 实验内容：设计一个 6 位加法计数器，并进行仿真测试，给出仿真波形。 3. 实验程序如下： library ieee; if clr=0 then q=0; use ieee.std_logic_1164.all; elsif clkevent and clk=1 then entity cnt6 is if enb=1 then port (clk,enb,clr:in bit; if q=63 then q=0;cout=1; q: buffer integer range 63 downto 0; else q=q+1; cout: out bit ); end if; end cnt6; end if; architecture one of cnt6 is end if; begin end process; process(clk,clr,enb) end one; begin 4. 仿真波形（如图 3-1 所示） 图 3-1 6 位异步清零和同步时钟使能的加法计数器仿真波形 5. 实验总结： 此程序实现的是一个 6 位异步清零和同步时钟使能的加法计数器，其异步清零端（ clr） 为低电平有效，使能端（ enb）为高电平有效。当异步清零端为高电平、时钟信号为上升沿 （clkevent and clk=1 ）、使能端（ enb）为高电平（ enb=1）时，开始计数，计数最大值为 63，从仿真波形看，实现了该功能。 实验四 用原理图输入法设计 8 位全加器 1. 实验目的：熟悉利用 Max+plusII 的原理图输入方法设计简单组合电路，掌握层次化设计 的方法，并通过一个 8 位全加器的设计把握利用 EDA 软件进行原理图输入方式的电子线路 设计的详细流程。 2. 实验内容：完成一个 8 位全加器的设计，并进行仿真测试，给出仿真波形。 3. 8 位全加器的设计原理 一个 8 位全加器可以由 8 个