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EDA 实验报告 1——异步复位同步加载十进制加法计数器 一、实验目的 （1）、进一步熟悉和掌握 Quartus II 软件的各模块功能和使用方法； （2）、加深对 VHDL 语言的了解，熟悉 VHDL 语言的语法特点，深刻了解 Quartus II 仿真中出现的各种问题并能加以解决。 二、实验要求 （1）、采用文本输入法设计异步复位同步加载十进制加法计数器。 （2）、编写 VHDL 源程序，得出正确的仿真波形，并在实验开发系统上进行硬 件测试。 三、实验原理 异步复位是指复位信号有效时，直接将计数器的状态清零。在本设计中，通过 VHDL 来设计一个异步复位同步加载十进制加法计数器。 异步复位同步加载十进 制加法计数器有 5 个输入 CLK，RST，EN，LOAD ，DATA，2 个输出 DOUT， COUT。当时钟信号 CLK 、复位信号 RST、时钟使能信号 EN 或加载信号 LOAD 中的任一位信号发生变化， 都将启动进程语句 PROCESS。此时如果 RST 为‘1’， 则看是否有时钟的上升沿；如果此时有 CLK 信号，且又测得 EN=‘1’，接下来 就是判断加载控制信号 LOAD 的电平。如果 LOAD 为低电平，则允许将输入口 的 4 位加载数据置入计数寄存器中，以便计数器在此数基础上累加计数。如果 LOAD 为高电平， 则允许计数器计数； 此时若满足计数值小于 9，即 Q9 计数器 将正常计数，即执行语句“ Q:=Q+1;”否则将计数器清零。但如果测得 EN=’0’， 则跳出 IF 语句，是 Q 保持原值，并将计数器向端口输出： “DOUT=Q;”。 四、实验步骤 1、新建一个文件夹 ch3.20。 2、输入源程序。打开 Quartus II，做以下步骤，如下： 1 图 1—选择文本编辑 编辑程序并存盘，存盘文件与实体名一致： 图 2—存盘好的源程序 3、编译，红色光标所指即为 Compilation 命令： 2 图 3—选择编译器 编译之后生成的报告： 图 4—编译成功后的报告 4、生成 RTL 寄存器： 选中 Tools： 图 5—选择 Tools 接着鼠标指向 Netlist viewer 的第一项 RTL viewer。 成功生成 RTL 寄存器： 3 图 6—RTL 寄存器 5、生成 Symbol 并查看。选择 File —Create/update—Create symbol file for current file。 成功生成 Symbol： 图 7—成功生成 symbol 后的报告 查看，选择 File —New，选择第二项，如下： 4 图 8—选择原理图编辑 打开文件夹 CNT10:，查看 symbol： 5 图 9—查看 symbol 6、时序仿真，打开波形编辑器： 6 图 10—选择波形图编辑 图 11—编辑输入波形 设置仿真时间长度： 7 图 12—设置仿真总时间 编辑输入波形，设置好的仿真激励波形如下： 图 13—设置好的仿真激励波形 启动仿真器，红色光标所指即为 Simulation 命令： 图 14—选择仿真器 仿真后生成仿真报告： 图 15—仿真后生成的报告 7、硬件测试。 8 附 VHDL 程序如下 ： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN,LOAD : IN STD_LOGIC; DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS (CLK,RST,EN,LOAD) VARIABLE Q :STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST=0 THEN Q:=(OTHERS=0); ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 THEN -- IF (LOAD=0) THEN Q:=DATA; ELSE IF Q 9 THEN Q:= Q + 1; ELSE Q:=(OTHERS=0); END IF; END IF; END IF; END IF; IF Q=1001 THEN COUT=1; ELSE COUT=0; END IF; DOUT= Q; END PROCESS; END behav; 9 EDA 实验报告 2——LPM 计数器模块的使用方法 一、实验