第2章：微处理器与总线.pptVIP

* * * * * * * 三、常用系统总线 ISA（8/16位） PCI（32/64位） AGP（加速图形端口，用于提高图形处理能力） PCI总线体系结构 P64图2-31 * 总线的主要性能指标 总线带宽（B/S）：单位时间内总线上可传送 的数据量 总线位宽（bit）： 能同时传送的数据位数 总线的工作频率（MHz） 总线带宽= （位宽/8）?（工作频率/每个存取周期的时钟数） * 第2章 作 业 2.1、2.2、2.5~2.10 补充： 1、微机复位后，各内部寄存器状态是怎样的？ 2、什么是总线？总线如何分类？ * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * (10)HOLD(Hold Request)：总线保持请求(引脚号31)， 输入，高电平有效。当系统中除CPU之外的另一个 总线主模块(如DMA)要求使用总线时，通过HOLD 引脚向CPU发出总线请求。如果CPU允许让出总 线，在完成当前总线周期后，通过HLDA引脚发出 应答信号，响应总线的请求。 (11)HLDA：总线保持响应信号(引脚号32)，输出，高电 平有效。HLDA有效时表示CPU响应了其他总线主 模块的总线请求，一旦HLDA有效， CPU让出总线 ,CPU的数据/地址总线和控制总线变为高阻状态 , 而请求总线的总线主模块(DMA)获得了总线控制权。 * (12) MN/MX (Minimum/Maximum Mode Control)：最大 最小模式控制信号(引脚号33)，输入。 (13) CLK(Clock)：时钟信号(引脚号19)，输入。 为CPU和总线控制逻辑提供时钟信号。 要求时钟信号的占空比为33%。 (14) RESET(Reset)：复位信号(引脚号21)，输入，高电 平有效。复位信号有效时，CPU结束当前操作并对 标志寄存器、IP、DS、SS、ES及指令队列清零， 并将CS设置为FFFFH。当复位信号撤除时(即电平 由高变低时)，CPU从FFFF0H地址开始执行程序。 * (15) READY(Ready)：准备好信号(引脚号22)，输入， 高电平有效。为了CPU能和不同速度的存储器或 I/O接口进行连接，设计了READY信号。CPU在每 个总线周期的T3状态前沿对READY进行采样。当 READY信号有效时表示存储器或I/O准备好发送或 接收数据。如果READY为低。CPU在T3状态采样到 READY为低电平以后，便在T3之后插入Tw，延长读 写周期，使CPU能和较慢速度的存储器或I/O接口相 匹配。 * READY信号 * (16)TEST (Test)：测试信号(引脚号23)，输入，低电 平有效。TEST 信号和WAIT指令结合起来使用， 在CPU执行WAIT指令时，CPU便一直处于空转状 态，进行等待。 (17) GND：GND 为地(引脚号20)。 (18) VCC：VCC为电源(引脚号40)，接＋5V。 * 8088CPU的两种工作模式下连接 8088可工作于两种模式下 最小模式：MN/MX=1 最大模式：MN/MX=0 * 最小模式下的连接示意图 8088 CPU ? ? 控制总线 数据总线 地址总线 地址 锁存 数据 收发 ALE 时钟发 生 器 DT/R DEN * 地址锁存8282 * 双向数据总线收发器8286 * 最大模式下的连接示意图 8088 CPU 数据总线 地址总线 地址 锁存 数据 收发 ALE 时钟发 生 器 总 线 控制器 ? 控制总线 * 六、8088/8086 CPU的工作时序 一、时序的基本概念： 时序：微机完成指定任务所需的各步操作之间的时间顺序及其定时关系。 计算机的工作是在时钟脉冲CLK的统一控制下，一个节拍一个节拍地实现的。 时钟周期 总线周期 指令周期 * 时钟周期：微机系统时钟脉冲的周期，又叫