SERDES FPGA设计手册课件.docVIP

, 编 号： 版 本：V0.2 页 数：共 页 密 级： SERDES FPGA设计手册 更改记录 版本 拟制/更改 审核 批准 生效日期 更改内容 V0.1 兜福 2013.7.19 创建文档 V0.2 兜福 2013.9.11 添加补充了OSERDES部分，未完待续； 注：作者兜福邮箱： zouxingyu705@，多多交流，共同进步。 目录 TOC \o 1-6 \h \u SERDES FPGA设计手册 1 目录 3 1 目的 6 2 范围 6 3 术语 6 4 SERDES基础知识 6 5 SERDES应用指南 6 5.1 ISERDES 7 5.1.1 ISERDES基元 7 5.1.2 ISERDES基元的时钟解决方案 10 5.2 OSERDES 11 5.2.1 OSERDES组成功能模块 12 5.2.2 OSERDES基元 13 5.2.3 OSERDES基元的时钟解决方案 15 6 SERDES应用指南 15 6.1 ISERDES设计 15 6.1.1 单个ISERDES单元设计(SDR) 15 ISERDES配置参数 15 设计思想 18 仿真结果 19 ISERDES数据时序 20 .1ISERDES输入数据时序 20 .1ISERDES输出数据时序 21 6.1.2 单个ISERDES单元设计(DDR) 22 ISERDES配置参数 22 设计思想 22 仿真结果 22 6.1.3 ISERDES宽度扩展 22 设计实例 23 仿真结果 26 6.2 OSERDES设计 26 6.2.1 单个OSERDES单元设计(SDR) 26 OSERDES配置参数 26 设计思想 28 仿真结果 29 OSERDES基元SDR模式时序 29 6.2.2 单个OSERDES单元设计(DDR) 29 OSERDES配置参数 30 设计思想 30 仿真结果 30 OSERDES基元SDR模式时序 31 6.2.3 OSERDES宽度扩展 31 设计实例 31 仿真结果 33 目的 为了学习xilinx serdes原语的使用，以及交流学习经验，在工程项目中方便的应用SERDES进行设计，故编写此文档。 范围 本文档所介绍的SERDES原语内容，适用于Xilinx V5系列器件。 术语 ISERDES：串并转换器。 OSERDES：并串转换器。 SERDES基础知识 待补充。 SERDES应用指南 ISERDES ISERDES基元 图 SEQ 图 \* ARABIC 1 ISERDES基元 图 SEQ 图 \* ARABIC 2 ISERDES内部组成单元结构框图 图 SEQ 图 \* ARABIC 3 当使用Memory模型是ISERDES内部的连接情况 表 SEQ 表 \* ARABIC 1 ISERDES端口列表 Port Name Type Width Description Q1-Q6 Output 1(each) 寄存器输出 SHIFTOUT1 Output 1 进位输出，用于数据宽度的扩展。连接到从IOB的SHIFIN1。 SHIFTOUT2 Output 1 进位输出，用于数据宽度的扩展。连接到从IOB的SHIFIN2。 BITSLIP Input 1 启动bitslip操作 CE1 CE2 Input 1(each) 时钟使能输入 CLK Input 1 高速时钟输入，对串行输入数据流进行时钟控制。 CLKB Input 1 高速时钟第二输入，对串行输入的数据流进行时钟控制。总是连接~CLK。 CLKDIV Input 1 时钟CLK的分频时钟，取决于解串的数据宽度。 控制着延迟单元、解串数据、Bitslip子模块和CE单元进行时钟控制。 D Input 1 来自IOB的串行输入数据。 OCLK Input 1 用于存储器应用的高速时钟输入，该信号只有在INTERFACE_TYPE属性配置为(MEMORY)时，才可用；配置为”NETWORKING”时，直接赋0值即可。 SHIFTIN1 Input 1 用于数据扩展的进位输入，