计算机组成原理试验.PPT

计算机组成原理实验 2019.3 — 2019.5 2019-3-21 2019春_计算机组成原理实验_CS-USTC 1 实验简介 实验目标：设计实现一个简单但完整的计算机 实验工具：Vivado 2016.2，Verilog HDL，Nexsy4-DDR实验板 时间地点：第4~13周，周四或周五晚 6:30~9:30；电三楼406、410 课程资源 FTP：202.38.xx.xx（待完成），用户名：，密码： QQ群：755964308 2019春_计算机组成原理实验_CS-USTC 2 2019-3-21 实验内容安排 运算器与寄存器 (1周) 数据通路与状态机 (1周) 寄存器堆 (1周) 存储器（1周） 单周期CPU设计（1周） 多周期CPU设计（2周） 综合设计（3周） 2019春_计算机组成原理实验_CS-USTC 3 2019-3-21 实验成绩评定 实验检查：80% 实验报告：20% 按时检查和提交报告：延迟≤1周，最多只能得分80%；延迟≤2周，最多只能得分50%；延迟超过2周不得分 奖励成绩：按时且超额完成实验内容，对超额部分的创意、检查和报告情况，奖励不超过满分的20% 2019春_计算机组成原理实验_CS-USTC 4 2019-3-21 实验一 运算器与寄存器 2019.3.21 2019春_计算机组成原理实验_CS-USTC 5 20