uestc微处理器体系结构嵌入式系统设计第4章总线技术与总线标准.ppt

* IBM CoreConnect 处理器局部总线PLB（Processor Local Bus） 高带宽、低延迟、高性能 连接高速CPU核、高速MEM控制器、高速DMAC等高性能设备 片内的外设总线OPB（On-chip Peripheral Bus） 连接低性能设备，减少其对PLB的性能影响 通过OPB桥实现PLB主设备和OPB从设备的数据传输 设备控制寄存器总线DCR（Device Control Register） 用于配置PLB设备和OPB设备的状态寄存器和控制寄存器 减轻PLB总线在低性能状态下的负荷 方案完整，但一般用于高性能系统设计中（如工作站），不太适合简单的嵌入式系统应用 * CoreConnect总线结构框图 Embedded System 高性能 CPU核 高速 存储器 仲裁 DMAC 核 外部总线结构接口 OPB 桥 Keyboard UART Timer PIO PLB OPB DCR * Silicore的Wishbone 定义了一条高速总线的信号和总线周期。在复杂系统中可采用两条Wishbone总线分别连接高速和低速设备，两条总线之间的接口简单 提供了4种互连方式：两个IP核的点到点连接；多个串行IP核的数据流连接；多个IP核的共享总线连接、高吞吐量的交叉开关 完全免费，开发性强；结构简单、互连灵活；通常应用于简单的嵌入式控制器和一些高速系统中，但对高性能系统的支持不够 * Altera的Avalon 主要用于Altera公司的NIOS软核系统中实现SOPC (System On a Programmable Chip) 规定了主设备和从设备之间进行连接的端口和通信时序，配置简单，可由EDA工具（SOPC Builder）快速生成 采用从设备仲裁技术，允许多个主设备真正同步操作，优化了数据流，提高了系 统的吞吐量 * Avalon的交换式总线结构 控制器2 （DMA控制器） UART 程序 存储器 PIO 数据 存储器 系统总线 控制器1 （系统CPU） 瓶颈 传统总线的仲裁方式 Avalon总线 控制器2 （DMA控制器） UART 程序 存储器 PIO 数据 存储器 系统总线 控制器1 （系统CPU） Avalon总线的仲裁方式 ISA总线的特点 16位同步并行总线，与原来的8位XT总线兼容； 最大速度8MHz，最佳数据传输率20MB/s，比XT总线几乎快了近一倍； 支持10位I/O地址、24位M地址、 15级硬件中断、7级DMA通道，可产生I/O等待状态，可进行 8位或16位数据存取。 ISA总线的机械特性 ISA总线的信号定义 ISA总线的信号周期 ISA总线（AT总线）标准 ISA总线的机械特性 元件面A 焊接面B 元件面C 焊接面D XT总线 ISA总线的机械特性 ISA总线的信号定义 1. 数据线SD0~SD15 2. 低位地址SA0~SA19、高位地址线LA17~LA23 3. 控制信号线 M读/写 (/MEMR)/(/MEMW)、 IO读/写 (/IOR)/(/IOW) 地址使能AEN(高电平表示DMA周期) 地址锁存允许BALE、数据总线高字节使能SBHE 中断请求IRQ2~7、IRQ10~14 DMA请求/响应DRQ/DACK1~3 、 DRQ/DACK5~7 IO通道准备好/IO CH RDY 16位M片选/MEMCS16 、16位IO片选/IOCS16 ISA总线的信号周期 8位M读/写周期：4个T，最多可插入6个TW 8位IO读/写周期：5个T，最多可再插入5个TW 16位M读/写周期： 5个T，最多可再插入5个TW 16位IO读/写周期：6个T，最多可再插入4个TW DMA周期：5个TDMA ，最多可再插入5个TDMA 中断响应周期：2个中断响应周期8个T * PCI总线 Peripheral Component Interconnect，外部设备互连总线，在CPU与外设之间提供了一条独立的数据通道，使得每种设备都能直接与CPU联系，支持即插即用 PCI总线信号 必备的PCI总线信号包括地址信号、数据信号、接口控制信号、错误报告信号、仲裁信号和系统信号 可选的PCI总线信号包括64位总线扩展信号、接口控制信号、中断信号、Cache支持信号和边界扫描信号 * PCI总线架构 PCI总线是多层次总线 * PCI总线插座示意图 根据电源电压和位数不同分为4种 长插槽188针，短插槽124针 * PCI插槽实物照片 * PCI总线信号 * 必备的PCI总线信号 地址和数据信号 AD[31:0]，双向三态 C/BE[3:0]，双向三态，低有效 PAR，奇偶校验信号，双向三态 接口控制信号 FRAME，帧周期信号，低电平有效 IR