MC9S12单片机原理及嵌入式应用开发技术2.5 单片机时钟产生器模块（PLL）.pptVIP

College of Communication Engineering, Jilin University 单片机原理与应用 College of Communication Engineering, Jilin University * * * * * * * * College of Communication Engineering, Jilin University 2.5 时钟产生器模块 * College of Communication Engineering, Jilin University 2.5 时钟产生器模块 ——锁相环模块 作用：可以提高总线频率 — 若晶振为16M — 不使用锁相环：总线频率为8M — 使用锁相环：总线频率可为40MHz 方法：通过以下锁相环模块的寄存器设置 — 锁相环控制寄存器（PLLCTL） — 时钟合成寄存器（SYNR） — 时钟分频寄存器（REFDV） — 时钟产生模块的标志寄存器（CRGFLG） — 时钟选择寄存器（CLKSEL） — 后分频寄存器（POSTDIV） * College of Communication Engineering, Jilin University 1、 时钟分频寄存器REFDV（$35） REFFRQ[1..0] :与参考时钟有关 00 1-2M 01 2-6M 10 6-12M 11 12M以上 REFDIV[5..0] :分频因子，有效值为0~63。 2.5 时钟产生器模块 ——寄存器 * College of Communication Engineering, Jilin University 2、时钟合成寄存器SYNR（$34）synthezizer VCOFRQ[1..0]:压控振荡器VCO的增益 00 VCO频率 32-48M 01 VCO频率 48-80M 10 保留 11 VCO频率 80-120M SYNDIV[5..0]:锁相环时钟倍频数，有效值为0~63。 2.5 时钟产生器模块 ——寄存器 * College of Communication Engineering, Jilin University 3、后分频寄存器POSTDIV POSTDIV[4..0] : 后分频因子。 注意：POSTDIV 为默认时（后四位全0），fvco =fpll。 2.5 时钟产生器模块 ——寄存器 * College of Communication Engineering, Jilin University 4、时钟产生模块的标志寄存器 CRGFLG（$37） clock and reset generation LOCK :锁相环锁定标志，从外部晶振频率时钟切换到VCO时钟时需要 查看该标志是否由0变为1。 1 时钟频率已稳定，锁相环频率已锁定 0 时钟频率未稳定，锁相环频率未锁定 2.5 时钟产生器模块 ——寄存器 * College of Communication Engineering, Jilin University 5、时钟选择寄存器（CLKSEL）（$39） PLLSEL:选定锁相环位 Bus Clock＝fPLLCLK/2 0 Bus Clock ＝fOSCCLK/2 2.5 时钟产生器模块 ——寄存器 College of Communication Engineering, Jilin University 单片机原理与应用 College of Communication Engineering, Jilin University * * * * * * * *