实验课件-第6章 实验项目4-6.pptVIP

* * * 实验五 存储器设计 选择IP核类型 依次选择MemoriesStorageElements→ RAMs ROMs→ BlockMemoryGenerator * * * 实验五 存储器设计 （3）Memory IP核参数设置。 选择接口类型Interface Type为：Native * * * 实验五 存储器设计 （3）Memory IP核参数设置。 修改Memory Type选择项为：Single Port RAM * * 实验五 存储器设计 （3）Memory IP核参数设置。 修改存储器尺寸: Write Width（存储单元宽度）为32、 Write Depth（存储单元个数）为64。 存储器是否有使能端Enable 选择：Always Enabled * * 实验五 存储器设计 （3）Memory IP核参数设置。 1.选中Load Init File选项 2.点击Browse按钮选择第一步生成的COE文档(Test_Mem.coe)作为关联初始化参数。 3.RAM_B IP生成后，ISE会用这个文档内的数据初始化RAM值。 注意：当该关联文件内容修改后，都需重新执行一次Regenerate Core，才能重新初始化存储器。 * * 实验五 存储器设计 （3）Memory IP核参数设置。 无需修改，直接点击Next * * 实验五 存储器设计 （3）Memory IP核参数设置。 无需修改，点击Generate按钮 自动生成RAM_B存储器模块 * * 实验五 存储器设计 实验内容与原理 （4）调用RAM_B存储器模块。 双击过程管理区的View HDL Instruction Template，在右侧代码区会给出RAM_B的调用模板（示范代码），将其拷贝到顶层模块中，修改模块实例名称和连接端口参数，就可以像一般模块那样引用 RAM_B Data_RAM ( .clka(clk_m), // input clka .wea(Mem_Write), // input [0 : 0] wea .addra(Mem_Addr[7:2]), // input [5 : 0] addra .dina(M_W_Data), // input [31 : 0] dina .douta(M_R_Data) // output [31 : 0] douta ); RAM_B顶层测试模块 第3章 实验系统 * * module Mem_Exp(Mem_Addr,SW,Mem_Write,Clk,LED); input [7:2] Mem_Addr; input [1:0] SW; input Mem_Write,Clk; output reg[7:0] LED; reg [31:0] W_Data; wire [31:0] R_Data; RAM_B uut_RAM ( .clka(Clk), // input clka .wea(Mem_Write), // input [0 : 0] wea .addra(Mem_Addr[7:2]), // input [5 : 0] addra .dina(W_Data), // input [31 : 0] dina .douta(R_Data) // output [31 : 0] douta ); RAM_B顶层测试模块 第3章 实验系统 * * always @(*) begin if (!Mem_Write) begin case(SW) ……//R_Data的具体字节赋给LED default: LED[7:0]=8h00; endcase W_Data=32hffff_ffff; end else begin LED[7:0]=8h00; case(SW) ……//从4组数据中选一组赋给W_Data default: W_Data=32hffff_ffff; endcase end end 两位开关SW复用 * * 实验五 存储器设计 3、实验要求 按照方法一，编程实现基本的存储器模块，并通过仿真验证 按照方法二，生成一个RAM_B存储器模块，关联文件中输入64个32位数据，16进制表示 编写一个实验验证的顶层模块，调用方法二生成的存储器模块； 课前任务：编程、仿真、验证，确保逻辑正确性； * * 实验五 存储器设计 3、实验要求 实验室任务： 配置管脚：见下表 生成*.bit文件，下载到Nexys3实验板中。 完成板级验证