实验课件-第6章 实验项目4-6(1).pptVIP

* * * 实验五 存储器设计 （3）Memory IP核参数设置。 修改Memory Type选择项为：Single Port RAM * * 实验五 存储器设计 （3）Memory IP核参数设置。 修改存储器尺寸: Write Width（存储单元宽度）为32、 Write Depth（存储单元个数）为64。 存储器是否有使能端Enable 选择：Always Enabled * * 实验五 存储器设计 （3）Memory IP核参数设置。 1.选中Load Init File选项 2.点击Browse按钮选择第一步生成的COE文档(Test_Mem.coe)作为关联初始化参数。 3.RAM_B IP生成后，ISE会用这个文档内的数据初始化RAM值。 注意：当该关联文件内容修改后，都需重新执行一次Regenerate Core，才能重新初始化存储器。 * * 实验五 存储器设计 （3）Memory IP核参数设置。 无需修改，直接点击Next * * 实验五 存储器设计 （3）Memory IP核参数设置。 无需修改，点击Generate按钮 自动生成RAM_B存储器模块 * * 实验五 存储器设计 实验内容与原理 （4）调用RAM_B存储器模块。 双击过程管理区的View HDL Instruction Template，在右侧代码区会给出RAM_B的调用模板（示范代码），将其拷贝到顶层模块中，修改模块实例名称和连接端口参数，就可以像一般模块那样引用 RAM_B Data_RAM ( .clka(clk_m), // input clka .wea(Mem_Write), // input [0 : 0] wea .addra(Mem_Addr[7:2]), // input [5 : 0] addra .dina(M_W_Data), // input [31 : 0] dina .douta(M_R_Data) // output [31 : 0] douta ); * * 实验五 存储器设计 3、实验要求 按照方法一，编程实现基本的存储器模块，并通过仿真验证 按照方法二，生成一个RAM_B存储器模块，关联文件中输入64个32位数据，16进制表示 编写一个实验验证的顶层模块，调用方法二生成的存储器模块； 课前任务：编程、仿真、验证，确保逻辑正确性； * * 实验五 存储器设计 3、实验要求 实验室任务： 配置管脚：见下表 生成*.bit文件，下载到Nexys3实验板中。 完成板级验证。 撰写实验报告。 * * 实验五 存储器设计 信号配置表 信号 配置设备 管脚 功能说明 输入信号 Mem_Addr[7:2] 6个逻辑开关 读写存储器地址 选择信号 2个逻辑开关 读操作时，选择显示的字节； 写操作时，选择要写入的数据 Mem_Write 1个按钮 =1为写操作；=0为读操作 Clk 1个按钮 时钟引脚 输出信号 LED[7:0] 8个LED灯 显示读出数据的字节 * 实验项目 * * 实验三总结 容易出现的问题： 模块调用（引用实例）时，将其放在always语句块中：出错，不允许 错误观点：认为程序是按序执行，实际上是硬件电路模块与模块之间的信号连接。 串行执行和并行执行的正确理解： 程序1：阻塞赋值 always @(*) begin reg1 = in1; reg2 = in2 ^ in3; reg3 = reg1; //reg1的新值 end 程序2：非阻塞赋值 always @(posedge clk) begin reg1 = in1; reg2 = in2 ^ in3; reg3 = reg1; //reg1的旧值 end * * 实验三总结 ！和~的区别 ZF的实现 OF只在进行算术加和算术减时有效，其他OF=0 整个工程中一个模块：包括输入数据选择、ALU运算功能、输出显示； 建议：最好将ALU定义为一个独立模块，以便后续实验使用。 部件实验一般至少分为2个模块： 部件功能模块：核心功能，可供后续设计使用； 验证模块：用于验证部件功能是否正确，做实验时使用。 * * * 实验项目 实验四 寄存器堆设计 实验五 存储器设计 实验六 MIPS汇编器与模拟器实验 * * * 实验四 寄存器堆设计 1、实验目的 学习使用Verilog HDL语言进行时序电路的设计方法； 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法； 学习寄存器堆的数据传送与读写工作原理，掌握寄存器堆的设计方法。 * * * 实验四 寄存器堆设计 2、实验内容与原理 设计一个32×32位的寄存器堆（即含有32个寄存器，每