北大数字集成电路课件--1_课程概述.pptVIP

数字集成电路设计入门 --从HDL到版图 于敦山 北大微电子学系 课程内容(一) 介绍Verilog HDL, 内容包括： Verilog应用 Verilog语言的构成元素 结构级描述及仿真 行为级描述及仿真 延时的特点及说明 介绍Verilog testbench 激励和控制和描述 结果的产生及验证 任务task及函数function 用户定义的基本单元(primitive) 可综合的Verilog描述风格 课程内容(二) 介绍Cadence Verilog仿真器, 内容包括： 设计的编译及仿真 源库(source libraries)的使用 用Verilog-XL命令行界面进行调试 用NC Verilog Tcl界面进行调试 图形用户界面(GUI)调试 延时的计算及反标注(annotation) 性能仿真描述 如何使用NC Verilog仿真器进行编译及仿真 如何将设计环境传送给NC Verilog 周期(cycle)仿真 课程内容(三) 课程内容(四) 课程内容(五) 自动布局布线工具(Silicon Ensemble)简介 课程安排 共54学时 (18) 讲课，27学时 Verilog (5) Synthesis (3) Place Route (1) 实验，24学时 Verilog (5) Synthesis (2) Place Route (1) 考试，3学时 参考书目 Cadence Verilog Language and Simulation Verilog-XL Simulation with Synthesis Envisia Ambit Synthesis 《硬件描述语言Verilog》 清华大学出版社，Thomas Moorby，刘明业等译，2001.8 习 Verilog中的空白符总是忽略的吗？ 在源代码中插入注释有哪两种方法？ 整数常数的尺寸如何指定？缺省的尺寸及数基是多少？ 设置的编译指导如何解除？ 编译指导影响全局吗？ 在仿真时为什么要用接近实际的最大timescale精度？ * 逻辑综合的介绍 简介 设计对象 静态时序分析 (STA) design analyzer环境 可综合的HDL编码风格 可综合的Verilog HDL Verilog HDL中的一些窍门 Designware库 综合划分 实验 (1) 设计约束（ Constraint） 设置设计环境 设置设计约束 设计优化 设计编译 FSM的优化 产生并分析报告 实验 (2) 是的。空白符用于隔开标识符及关键词，多余的忽略 //用于单行注释，/* */用于多行注释 整数常量的尺寸由10进制数表示的位数确定。缺省为32位，缺省的数基为十进制。 使用`resetall解除 编译指导是全局的。编译时遇到编译指导后开始有效，直至复位或被覆盖，可能影响多个文件。 使用尽可能大的精度。精度越小，仿真时间步越小，仿真时间越长。使用适当的精度，既达到必要的精度，又不会仿真太慢。 *