- 1、本文档共41页,可阅读全部内容。
- 2、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
- 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
查看更多
自定时系统
同步设计方法的优点:
(1)用一种确定的结构化的步骤安排数字系统中发生的事件
(使所有操作的延时相等,即等于最慢的一个)。
(2 )这一步骤(Clocking )易于采用,有效可靠:
时钟的作用:
1. 保证了实际的(物理的)时序约束条件被满足,解决
了逻辑门延时和连线延时不协调的问题。下一个时钟
周期只有在所有的过渡都已完成,系统已变为稳态
的时候才能开始,这就保证了只有合法的逻辑值才能应
用在下一个时钟周期。
2. 时钟对整个系统的事件进行逻辑排序
(Logical Ordering ),它决定了将发生什么事件以及在
何时发生。时钟切换时,就会开始许多新的操作并改变
这一时序网络的状态。
2004-12-22 清华大学微电子所 《数字大规模集成电路》 周润德 第9 章(2 )第1 页
同步设计方法的缺点:
(1 )由于存在时钟Skew,实际上并不是所有事件同时发生。
(2 )把实际的约束和逻辑的约束合在一起会明显影响性能。
在同步的流水线系统中,数据的通过率是由在流水线中
最慢的元件在最坏情况下的延时决定的,每一流水级的
平均延时将小于这个最慢的延时,因此采用同步技术将
因这个最慢的延时而不得不使放慢系统的数据通过率。
R1 R2 R3 R4
In Logic Logic Logic
D Q Block #1 D Q Block #2 D Q Block #3 D Q
CLK tpd,reg tpd 1 tpd2 tpd3
2004-12-22 清华大学微电子所 《数字大规模集成电路》 周润德 第9 章(2 )第2 页
异步系统:
消除了所有的时钟,避免了因时钟带来的这些问题。但设计
一个正确工作的异步电路并不容易。为保证异步电路在任何
操作条件下和任何输入序列下都能避免所有潜在的竞争,需
要对时序进行彻底仔细的分析,因为此时的时间逻辑排序取
决于电路网络的连接结构以及信号在时间上的相对关系。
比较可靠有效方法是采用自定时系统:
(1)操作的完成是由“完成”信号来保证的
(2)逻辑排序是依靠“握手协议”来确定的
2004-12-22 清华大学微电子所 《数字大规模集成电路》 周润德 第9 章(2 )第3 页
自定时系统的例子
Enable
0 1 0
Done Go
Logic Function
2004-12-22 清华大学微电子所 《数字大规模集成电路》 周润德 第9 章(2 )第4 页
自定时系
Req Req Req
文档评论(0)