存储器和可编程逻辑器件讲义.ppt

图 9-46 多个ispPLD的编程 2) 边界扫描测试技术 边界扫描测试技术主要解决芯片的测试问题。 20 世纪 80 年代后期，对电路板和芯片的测试出现了困难。以往，在生产过程中对电路板的检验是由人工或测试设备进行的，但随着集成电路密度的提高，集成电路的引脚也变得越来越密，测试变得很困难。例如，TQFP封装器件， 管脚的间距仅有 0.6 mm，这样小的空间内几乎放不下一根探针。 同时，由于国际技术的交流和降低产品成本的需要，也要求为集成电路和电路板的测试制订统一的规范。 边界扫描技术正是在这种背景下产生的。 IEEE1141 协议是由IEEE组织联合测试行动组(JTAG)在 20 世纪 80 年代提出的边界扫描测试技术标准，用来解决高密度引线器件和高密度电路板上的元件的测试问题。 标准的边界扫描测试只需要四根信号线，能够对电路板上所有支持边界扫描的芯片内部逻辑和边界管脚进行测试。应用边界扫描技术能增强芯片、电路板甚至系统的可测试性。 (2) 乘积项共享结构 在PAL和GAL的与阵列中，每个或门的输入乘积项最多为7 个或 8 个，当要实现多于 8 个乘积项的“与-或”逻辑函数时，必须将“与-或”函数表达式进行逻辑变换。在EPLD和CPLD的宏单元中，如果输出表达式的与项较多，而对应的或门输入端不够用时，可以借助可编程开关将同一单元(或其它单元)中的其它或门与之联合起来使用，或者在每个宏单元中提供未使用的乘积项供其它宏单元使用和共享。 图 9-35 MAX7128宏单元结构图 图 9-36 MAX7128的乘积项共享结构 (3) 异步时钟和时钟选择 EPLD、CPLD中各触发器的时钟可以异步工作，通常时钟信号可以通过数据选择器或时钟网络进行选择，触发器的异步清 0 和异步置位信号也可以利用乘积项来控制。例如在图9-35 中，7128 宏单元中的触发器可以单独地编程为具有可编程时钟控制的D、T、JK或SR触发器工作方式，每个可编程触发器可以按三种不同方式选择时钟： ① 全局时钟信号； ② 全局时钟，同时由高电平有效的时钟信号所使能； ③ 用乘积项实现阵列的时钟。触发器的异步清 0 功能可以通过选择乘积项反相的低电平信号或全局清除信号来控制；异步置位功能也可通过乘积项反相后的低电平信号来控制。 2) 可编程I/O单元 输入/输出单元简称I/O单元或IOC，它是内部信号到I/O引脚的接口部分。由于CPLD通常只有少数几个专用输入端，大部分端口均为I/O端，而且系统的输入信号常常需要锁存，因此I/O常作为一个独立单元来处理。 通过编程可以使每个I/O引脚单独地配置为输入、输出和双向工作、寄存器输入等各种不同的工作方式，因而使I/O端的使用更为方便、灵活。图 9-37 示出了Lattice公司ispLSI 1016 的输入、输出单元(IOC)的结构图。该单元有输入、输出和双向I/O三类组态，靠控制输出三态门使能的MUX来选择。MUX有两个可编程地址输入A1A0(图中为未编程状态)。 当A1A0=00时，三态缓冲器的输出使能为高电平，IOC处于专用输出组态；若A1A0=01或 10，则将由逻辑块GLB送来的信号控制使能，处于双向I/O组态或具有三态缓冲电路的输出组态；若A1A0=11，则使能端接地，I/O处于专用输入组态。第二行MUX用来选择输出极性和选择信号的输出途径。第三行MUX用来选择输入组态用何种方式输入，即为寄存器输入还是锁存器输入，它靠D触发器中的R/L端编程来确定。以上各种I/O组态可以用图 9-38 所示各电路表示。 图 9-37 ispLSI 1016的IOC结构图 图 9-38 IOC的各种组态 3) 可编程连线阵列 可编程连线阵列的作用是在各逻辑宏单元之间以及各逻辑宏单元和I/O单元之间提供互连网络。各逻辑宏单元通过可编程连线阵列接收来自专用输入或输入端的信号，并将宏单元的信号反馈到其需要到达的目的地。这种互连机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计。图 9-39是Altera公司MAX7000A器件的结构框图。MAX7000结构主要由高性能的逻辑阵列块LAB、I/O控制块以及可编程连线阵列PIA组成。每个逻辑阵列块LAB由 16 个宏单元组成，多个LAB通过可编程连线阵PIA和全局总线连接在一起，并构成所需要的逻辑。全局总线由所有的专用输入、I/O控制块和宏单元馈给信号送至PIA， PIA再把这些信号再送到器件内各个地方。