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先进封装知识郭小伟;目录;目录;目录;目录;目录;目录;目录;Huatian Confidential;引脚从封装体的一个侧面引出，排列成一条直线 主要的封装外形有SIP8、SIP9、SIPT10等 通常引脚数量为2~23个，引脚节距通常为2.54mm和1.27mm。;双列直插封装 (DIP, Dual Inline Package) ;小外形封装(SOP, Small Outline Package) ;四方扁平封装(QFP, Quad Flat Package);小晶体管外形(SOT, Small Outline Transistor);QFN(Quad Flat No-lead Package)，表面贴装型封装之一。封装四侧配置有电极触点（简称管脚）。 由于无引脚，贴装占有面积比QFP 小，高度 比QFP 低。材料有陶瓷和塑料两种。管脚中心距一般为0.65、0.50、0.4、0.35mm为主。 小型化、卓越的电、热性能， ;Flip-Chip;BGA/LGA;晶圆级封装;CSP;晶圆级封装;PoP;晶圆级封装;Fan-out圆片级封装技术是通过再构圆片的方式将芯片I/O端口引出，在重构的包封体上形成焊球或凸点终端阵列，在一定范围内可代替传统的引线键合焊球阵列（WBBGA）封装或倒装芯片焊球阵列（FCBGA）封装（500 I/Os）封装结构，特别适用于便携式消费电子应用领域。 为了满足三维堆叠的封装需求，特别是AP 处理器和存储器封装，国际上进一步开发了在模塑料上制作通孔互连的三维扇出堆叠技术。代表性的是台积电研发的INFO技术，带动了整个业界研发热潮。;从晶圆级扇入到扇出;Fan-In/FC/Fan-Out;TSV 定义;3D IC/3D WLCSP/2.5D;三维集成电路应用。由于3DIC系统的集成密度高，从而系统的热管理、微组装工艺能力、机械应力控制、可靠性要求都大幅提高，成本和设计难度的要求也更大。目前3DIC的应用方向主要是存储类产品，原因是存储类产品管脚密度小，版图布局规律，芯片功率密度小。通过TSV通孔实现三维集成，可以增加存储容量，降低功耗，增加带宽，减少延迟，同时获得小型化。 三维圆片级芯片尺寸封装：主要应用于图像、指纹、滤波器、加速度计在内的传感器封装技术领域。其特点是采用Via-last 工艺，TSV深宽比较小（1:1～3:1），孔径较大。 2.5D转接板系统集成：细线条布线转接板针对FPGA、CPU等高性能应用。其特征是正面有多层细节距再布线层，细节距微凸点，主流TSV深宽比达到10:1，厚度为约为100微米。但是由于技术难点、成本的限制，以及封装厚度增加等问题，目前2.5D转接板仅限于小批量生产。;基于2.5D封装平台，将各模块采用SiP的方式集成到一个封装体里，不仅可以大幅减低前道晶圆工艺复杂度，提高良率，还可以极大的改善设计灵活性，提高研发效率，缩短研发周期 ;系统级封装;系统级封装技术与工艺;其他封装术语;其他封装术语;;QFN产品要选择行业一流供应商的主流材料，在满足客户需求的同时提供高性能低成本的封装方案.;;;2.工艺流程; 封装材料;BGA典型案列;BGA典型案列;1.什么是倒装上芯？ 倒装上芯是一种将芯片面朝下，芯片金属凸点与引线框架/基板的引脚在助焊剂或焊锡膏的作用下通过回流焊接，形成信号通路的上芯方式。;Flip Chip 工艺流程;工艺Process;FCCSP/FCLGA ;; ;麦克风工艺流程;射频功率放大器（RF?PA）是各种无线发射机的重要组成部分。在发射机的前级电路中，调制振荡电路所产生的射频信号功率很小，需要经过一系列的放大一缓冲级、中间放大级、末级功率放大级，获得足够的射频功率以后，才能馈送到天线上辐射出去。为了获得足够大的射频输出功率，必须采用射频功率放大器。;B线向左倾斜;Market of Fingerprint;指纹的封装结构; 电容指纹传感器它是由电容阵列构成的，内部大约包含上万只微型化的电容器。当用户将手指放在正面时，皮肤就组成了电容阵列的一个极板，电容阵列的背面是绝缘极板。由于不同区域指纹的脊和谷之间的距离也不相等，使每个单元的电容量随之而变，由此可获得指纹图像。;FOW=Film On Wire 目前叠芯产品已经成为三维电子封装的主要形式，叠芯为了适应高密度的解决方案，一般为2个或2个以上的功能芯片叠加在同一个封装体内，有两种基本的叠加方式，传统的方法是功能芯片面相等进的MCP，为了实现功能芯片的Wire Bond要在两层功能芯片之间贴一层硅片（Spacer），以实现金线键合所需要的空间（图1）；另一种是功能芯片面积缩进的MCP，可以直接将一个功能芯片叠加到另一个功能芯片上（图2）。 ;FOW（fil