触发器是时序逻辑电路的基本单元.PPTVIP

第八章 触发器与时序逻辑电路 8.1 集成双稳态触发器 8.1.1 双稳态触发器的基本特征 时序逻辑电路与组合逻辑电路并驾齐驱，是数字电路两大重要分支之一。时序逻辑电路的显著特点是：电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路原来的状态有关。因此，时序电路必须含有具有记忆功能的存储器件。 触发器具有记忆功能，可用来保存二进制信息，触发器是时序逻辑电路的基本单元。 触发器是可以记忆1位二值信号的逻辑电路部件。根据逻辑功能的不同，触发器可以分为RS触发器、JK触发器、D触发器、T和T′触发器。 双稳态触发器具有以下2个基本特点： 具有两个能自行保持的互补稳定状态。 根据不同的输入信号，可以使输出变成新的1或0稳定状态。 基本RS触发器是任何结构复杂的触发器必须包含的一个最基础的组成单元，它可以由两个与非门或两个或非门交叉连接构成。例如由两个与非门构成的RS触发器： 1. 基本RS触发器 Q R S Q 门1 门2 正常情况下，两个输出端子应保持互非状态。 一对互非的 输入端子 字母上面 横杠表示 低电平有效 触发器的两个稳定状态： 输出端Q=1时，触发器为1态； 输出端Q=0时，触发器处0态。 8.1.1 双稳态触发器的基本特征 特征方程 S + R= 1 (约束条件) 由于基本RS触发器不允许输入同时为低电平，所以加一约束条件。 Q n+1 = S + R ? Q n 状态图 0 1 触发器的“0”态 触发器的“1”态 状态图可直观反映出触发器状态转换条件与状态转换结果之间的关系，是时序逻辑电路分析中的重要工具之一。 功能真值表 功能真值表以表格的形式反映了触发器从现态Qn向次态Qn+1转移的规律。这种方法很适合在时序逻辑电路的分析中使用。 Q n+1 0 0 0 禁止态 0 0 1 禁止态 0 1 0 0 “置0” 0 1 1 0 “置0” 1 0 0 1 “置1” 1 0 1 1 “置1” 1 1 0 0 保持 1 1 1 1 保持 时序波形图 反映触发器输入信号取值和状态之间对应关系的线段图形称为时序波形图。 置0 置1 置1 禁止 保持 置1 置1 Q Q 不定 具有时钟脉冲控制端的RS触发器称为钟控RS触发器，也称同步RS触发器。钟控RS触发器的状态变化不仅取决于输入信号的变化，还受时钟脉冲CP的控制。 2. 钟控RS触发器 门2 门1 门1和门2构成基本的RS触发器 SD RD 门3 门4 直接置“0”端 直接置“1”端 门3和门4构成RS引导触发器 R S 置“0”输入端 高电平有效 置“1”输入端 高电平有效 CP Q Q CP端子称为时钟脉冲控制端。CP=0时无论RS 何态，触发器均保持原态；CP=1时触发器输出状态由R和S状态决定。 特征方程 S·R=0 (约束条件) 钟控RS触发器的两个输入端不允许同时为高电平，所以也要加上一个约束条件。 Q n+1 = S + R ? Q n 状态图 0 1 触发器的“0”态 触发器的“1”态 功能真值表 R S Qn Q n+1 0 0 0 0 保持 0 0 1 1 保持 0 1 0 1 “置1” 0 1 1 1 “置1” 1 0 0 0 “置0” 1 0 1 0 “置0” 1 1 0 禁止态 1 1 1 禁止态 CP R S Q 设Qn=0 CP=1期间 引导门打开 置1 置0 状态不变 置1 在时钟脉冲CP=1期间，输出随输入发生了多次翻转，此现象称为空翻。空翻易造成触发器可靠性降低，甚至无法判定触发器的工作状态。 时序波形图 置0 状态不变 置0 保持 置1 状态不变 CP=0期间 引导门关闭 由于钟控的RS触发器只在时钟脉冲CP=1期间被触发，因之属于电位触发方式。钟控RS触发器的电路图符号如下图所示： 采用电位触发方式的钟控RS触发器存在“空翻”问题。为确保数字系统的可靠工作，要求触发器在一个CP脉冲期间至多翻转一次，即不允许空翻现象的出现。为此，人们研制出了边沿触发方式的主从型JK触发器和维持阻塞型的D触发器等等。这些触发器由于只在时钟脉冲边