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项目十ASK编码器与译码器设计 班级：09电信 姓名：李娟 学号：39 1.实训目标 1) 设计m序列发生器； 2) 设计ASK编码器； 3) 设计ASK译码器； 4) 在EDA-V平台上实现该设计, 并使用示波器观察并记录输出波形。 2.实训内容 1）根据系统框图完成信号发牛器的设计。 2） 在EDA?V系统上实现该设计。 3） 使用示波器观察ASK译码器的输出波形，将此波形与ASK编码器的输入波形进行 比较，看ASK编译码是否成功，并记录波形的频率以及幅值。 3.实训数据 1）画出所设计的系统原理图，并附上每个模块的程序代码。 mser的程序代码： library ieee; use ieee.std_logic_l164.all; use ieee.std_logic_unsigned.all; entity mser is port( elk : in std_logic; load : in std_logic; mserout : out std_logic); end mser; architecture one of mser is signal msecom : std_logic_vector(3 downto 0); begin process (elk) begin if clkT event and elk = T1T then if load = T 0T then ms e com = ,r1110 ,r; mserout = msecom (3); else msecom (3 downto 1) = msecom (2 downto 0); msecom(0) = msecom (3) xor msecom (0); mserout = msecom (3); end if; end if; end process; end one; askcode的程序代码: library ieee; use ieee■std_logic_l164■all; use ieee-std_logic_unsigned- all; entity askcode is generic (cnthigh : integer:= 3; entperiod : integer:= 7); port (elk : in std_logic; datain : in std_logic; askcodeout : out std_logic); end askcode; architecture behave of askcode is signal fsig signal ent : :std_logic; integer range 0 to 255; begin process (elk) begin if clkT event and elk =T 1T then if ent = cnthigh then fsig =T1T; ent =ent + 1； elsif ent = entperiod then fsig =T 0T; ent =ent + 1； ent =0; else ent =urrt + 1； end if; end if; end process; process(elk) begin if clkT event and elk = T 1T then if dmtain = T 1T then askcodeout = fsig; else askcodeout = T 0 T; end if; end if; end process; end behave; askdec的程序代码: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity askdec is generic (entperiod : integer:= 7); port (elk : in std_logic; askcodein : in std_logic; dataout : out std_logic); end askdec; architecture behave of askdec is signal ent :integer range 0 to 255; signal datacom : std_logic_veuto匸(1 downto 0); signal datareg : std_logic; begin process(elk) begin if elkT event and elk = T1T then datacom = askcodein datacom (1); end i