ch3薄膜成形工艺.ppt

第三章、薄膜成形工艺 思考题 欲得到SiO2层,有哪些生长工艺?利用这些工艺得到的SiO2各有什么特性? 针对学过的氧化、金属化、CVD和外延工艺，提出某种工艺的改进措施或提出一种新的工艺。 GaAs MBE GaAs是采用MBE生长的最有代表性的材料之一。 喷射池中使用Ga和As元素作为元素源，Ga池温度1000度，As（AsCl3,AsH3）池温度400度，衬底温度650度。 在As的高气压下生长GaAs，主要升华物通常为As4，即在富砷的环境下生长。一般人认为生长模型是两个As4和Ga发生反应并生成GaAs和As4 外延层中的缺陷与检测 存在于衬底中并连续延伸到外延层中的位错 衬底表面的析出杂质或残留的氧化物，吸附的碳氧化物导致的层错 外延工艺引起的外延层中析出的杂质 与工艺或与表面加工（抛光面划痕、损伤），碳沾污等有关。形成的表面锥体缺陷（如角锥体、圆锥体、三菱锥体、小丘） 衬底堆垛层错的延伸 还会有失配位错、外延层雾状表面等缺陷 缺陷种类: 位错产生的根本原因是晶体内部应力的存在。在第四列之前的半透明区域在应力作用下成为已滑移区域。左端原子先发生移动，然后向右传播，中途应力减小，滑移中止在第四列。滑移面所在的平面两边其他原子列保持对齐，只有红色原子列例外，其连线为位错线，周围畸变区成为位错芯 层错是由于原子排列次序发生错乱而引起的，它是外延层上最常见而又容易检测到的缺陷。它将导致杂质的异常扩散，或成为重金属杂质的沉积中心，从而引起p－n结软击穿、低压击穿甚至穿通 层错：以{111}面为例 由衬底表面的错配晶核随外延层的增厚向上逐渐发展而成 层错沿着三个{111}面发育成一个倒立的正四面体。可以通过外延层表面的正三角形蚀槽边长计算外延层厚度 单位面积内的层错数量称为层错密度。集成电路使用的外延片要求层错密度10个/cm2 埋层图形的漂移与畸变 漂移规律： {111}面上严重，偏离2～4度 外延层越厚，偏移越大 温度越高，偏移越小 生长速率越小，偏移越小 硅生长－－腐蚀速率的各向异性是发生漂移的根本原因 外延的用途 ◆ 利用n/n+硅外延，将双极型高频功率晶体管制作在n型外延层内，n+硅用作机械支撑层和导电层，降低了集电极的串联电阻 双极电路： ◆ 采用n/p外延片，通过简单的p型杂质隔离扩散，便能实现双极集成电路元器件间的隔离 ◆ 外延层和衬底中不同类型的掺杂形成的p-n结，它不是通过杂质补偿作用形成，其杂质分布可接近理想的突变结。 外延改善NMOS存储器电路特性 (1)提高器件的抗软误差能力 (3)硅外延片可提供比体硅高的载流子寿命，使半导体存储器的电荷保持性能提高。 (2)采用低阻上外延高阻层，可降低源、漏n+区耗尽层寄生电容，并提高器件对衬底中杂散电荷噪声的抗扰度 软误差 ◆ 从封装材料中辐射出的α粒子进入衬底产生大量(约106量级)电子-空穴对，在低掺杂MOS衬底中，电子-空穴对可以扩散50μm，易受电场作用进入有源区，引起器件误动作，这就是软误差 ◆ 采用低阻衬底上外延高阻层的外延片，则电子-空穴对先进入衬底低阻层，其扩散长度仅1μm，易被复合，它使软误差率减少到原来的1/10 ◆ CMOS电路采用外延片可使电路的寄生闸流管（Latch-up）效应有数量级的改善。 ◆ 具有相反导电类型的外延层，在器件工艺中可形成结和隔离区 工艺多样化： ◆ 薄层外延供器件发展等平面隔离和高速电路； ◆ 选择外延可取代等平面隔离工艺来发展平面隔离； ◆ 绝缘衬底上的多层外延工艺可以发展三维空间电路 * * * －－外延工艺 定义: 外延(epitaxy=Epi+taxis)是在单晶衬底上、合适的条件下沿衬底原来的结晶轴向生长一层晶格结构完整的新的单晶层的制膜技术。新生单晶层按衬底晶相延伸生长，并称为外延层。长了外延层的衬底称为外延片。 外延分类： 气相外延(VPE)－－常用 液相外延(LPE)－－ⅢⅤ 固相外延(SPE)－－熔融再结晶 分子束外延(MBE)－－超薄 化学外延方法（CVD） 若外延层与衬底材料在结构性质上相似，则称同质外延。若两材料在结构和性质上不同，则称为异质外延。 与CVD相比，外延特点 晶体结构良好 掺入的杂质浓度易控制 可形成接近突变p-n结 温度偏高 外延高温1000℃以上 CVD低温1000℃以下，多（非）晶) 气相外延生长的热动力学 Deal模型是半定量模型，它将生长过程大量简化 外延过程十分复杂的，有许多化学反应，有许多中间产品： SiCl2，SiCl4，Si等粒子，堆积时会影响生长速度； 气体也不是单纯的气体，有些气体(如Cl）是会腐蚀硅片的。 反应中淀积与腐蚀始终同时存在，故可以把整个过程分成几个连续步骤，以便建立生长过程的精确模型 N: 总的硅原子密度/ 所生长的硅原子数 Deal模型