实验六计数器设计.docxVIP

实验六计数器设计 一、实验目的 1、设计一个带使能输入、进位输出及同步清0的增1十进制计数器，波形图见图6-1 2、设计一个带使能输入及同步清（）的增1计数器，波形图见图6?2 二、实验内容 i^-enl^clr i^-en l^clr i^-clk 1 0 oH0 o H0 图6?1计数器1波形图 u^-clk i^-clr m-en @Q001H7iTu^^uir^uiru^LrLnrLrLJLrmj u^-clk i^-clr m-en @Q 0 0 1 H7 图6?2计数器2波形图 在用VHDL语言描述一个计数器时，如果使用了程序包ieee.std_logic_unsigned,则在 描述计数器时就叮以使川具屮的函数“尸（递增计数）和I （递减计数）。假定设计对象是 增1计数器并且计数器被说明为向量，则当所有位均为T时，计数器的下-?状态将自动变 成举例來说，假定计数器的值到达“11厂是将停止，则在增1Z前必须测试计数器的值。 如果计数器被说明为整数类型，则必须冇上限值测试。否则，在计数顺值等于7,并几 要执行增1操作时，模拟器将指出此时有错课发生。 卜両的例子是一个3位增1/减1计数器：当输入信号UP等于1时计数器增1；当输入 信号UP等于0时计数器减1。 Library ieee; Use ieee.std_logic_l 164.all; Use ieee.std」ogic_unsigncd.all; Entity up_down is Port(clk,rst,en,up: in std_logic; Sum: out std_logic_vcctor(2 downto 0); Cout: out std_logic); End; Architecture a of up_down is Signal count: std_logic_vector(2 downto 0); Begin Process(clk,rst) Begin If rst=,O, then Count=(others=,0,); Elsif rising_edge(clk) then If en=T then Case up is When T = count=count+l; When others =count=count-l; End case; End if; End if; End process; Sum=count; Cout v二T when en二，1 and ((up二，1，and count=7) or (up=(T and count=0)) else 0; End; 参考以上实例完成实验n的中所要求的2个计数器的设计。 三、实验代码 代码1: -en,ck 对应 SW1,SW2 -elk PIN28,(将ADJ_CLK与103相连，调节拨码SW17--SW20,使输出1Hz时钟) 一 Q 对应 109—1012, co 对应 1013, (109—1013 用导线连接 LI—L5) -M 4位功能选样位 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164. ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter IS PORT(clr,en,clk: IN STD.LOGIC; co : OUT STD_LOGIC; Q : OUT STD_L0GIC_VECT0R(3 DOWNTO 0); M : OUT STD_LOG IC_VECTOR(3 DOWNTO 0) )； END counter; ARCHITECTURE counter 1 OF counter IS SIGNAL qs: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL ca: STD_LOG1C; BEGIN M=n0001H; PROCESS(clk) -VARIABLE qlO:INTEGER; BEGIN IF(rising_edge(clk)) THEN IF(clr=T) THEN qs=OOOOH; ELSIF(cn=T) THEN IF(qs=T001”) THEN qsv=“OOOO”； ca=r； ELSE qs = qs+1; ca=0,; END IF; END IF; END IF; END PROCESS; Q= qs； co= ca AND en; END counter 1; 代码二： -en,clr 对应 SW1,SW2 -elk PINR4X将ADJ_CLK与103相连，调节拨码SW17-SW20,使输出1H刁时钟) -Q 对应 109—1012(1