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用PE3336制作小数分频频率合成器 Making a fractional-n frequency synthesizer by using PE3336 电子科技大学电子科技大学自动化工程学院 黄庆 610054 (作者简介：黄庆，硕士研究生，主要研究方向频率合成、微波非线性等) 摘要： 本文介绍了一种用整数频率合成芯片PE3336来制作小数分频频率合成器的方法，使频率分辨率有了提高，并且不恶化相位噪声，电路简单实用。 关键词：小数分频，相位噪声，相位裕量，杂散抑制。 引言： 小数分频是一种不减小鉴相频率而靠改变瞬时分频比来提高输出频率分辨率的技术。PE3336是应用极广的低噪声锁相芯片，可以直接工作到3GHz。这芯片对VCO输入的分频数最大为5135，限制了最小输出步进频率，而减小鉴相频率必将损害相位噪声。本文介绍的小数分频方法采用5MHz的鉴相频率，有较小的输出分辨率和较好的相位噪声，另外采用椭圆滤波器减少了杂散。 设计原理： 小数分频的原理是利用分频数在N和N+1之间按T1和T2的时间来切换来达到平均分频数为[N*T1+(N+1)*T2]/(T1+T2)的目的。通常使用相位累加法，使小数不断地累加，溢出位和整数相加，留取小数部分再继续累加。相位累加器有一阶（fractional-n）和高阶(∑-⊿)之分，这里只讨论一阶累加器。 图1原理框图 PE3336采用44脚 PLCC封装,采用10/11双模前置分频，它对参考频率的分频输出和VCO输入的分频输出都有检测脚，可以为小数分频的累加器提供时钟。采用5MHz的鉴相频率，实现输出频率2.9~3.1GHz,步进250KHz的射频信号。图1是原理框图，分频器和鉴相器集成在PE3336中，分频器经CPLD控制完成小数分频（fractional-n）的作用。环路滤波器和VCO之间加了个椭圆滤波器，电路如图〈2〉，环路滤波参数按照文献[1]用等效二阶环来计算。 ，， 其中C=C3=C6,Ra/2=R1=R2=R3=R4,Rb=R6=R5，T1=Ra*C，T2=Rb*C， N是分频数，Kv是VCO的增益系数，KΦ是鉴相器的鉴相灵敏度。 锁相环路中常用BODE图来判断环路的稳定性： 令环路开环传递函数的幅频特性为1 可以解出ω，再用相频特性计算环路的相位裕量： ∠T(jω)=-180+arctan(ω*T2) 图2电路图 例如要求输出频率为3011.750MHz，整数为N=取整[3011.75/5]=602,小数部分为1.75/5=7/20。 PE3336采用直接式控制，鉴相分频检测引脚的输出用来驱动CPLD内的累计加法器时钟CLK，如图3。对累计加法器的输出进行判别是否大于或等于20。如前面举的3011.75MHz的例子，小数分频部分是7输给图3中GG[7:0]，用分频输入和溢出相加的和来控制PE3336的分频比在602和603之间变换，实现平均分频比为602又7/20的目的。每一次累加溢出，ADSU8都会从累加和中减去20。分频数不断变换，就会产生鉴相器输出周期性相位误差，调制VＣＯ输出。如果不加滤除频谱会变得很差。 图3CPLD内部电路图 分析杂散产生的周期特点： 我们先简单假设小数部分是1，累加满4溢出（即溢出整数为4），则输出周期溢出序列（0，0，0，1）有4位，小数和溢出整数的最大公因数是1。小数部分是2，则输出（0，1）有2位，最大公因数是2。可以总结：溢出周期序列的长度=溢出整数 / 最大公因数。下面分析相位误差转化为电荷泵输出的电流 其中k为系数，Δθ[n]是相位误差序列，其付立叶变换：是各次杂散频谱分量大小。 对前面溢出整数为20的情况也是一样的。累加的时钟即是鉴相频率5MHz。最长的溢出周期序列为20，5M/20= 250KHz。这就是说，当小数和溢出整数之间最大 图4归一化5阶椭圆滤波器幅频和相频特性 公因数为1时，靠近VCO输出频率每隔250KHz就会有一个杂散出现，这是最差的情况。由于在低通原形中，椭圆滤波器衰减最陡，相移特性又最差，这必将影响整个环路的相位裕量。因为滤波器在低端相移较小,所以选取较小的环路带宽。另外，只有在外加LC滤波器的3dB带宽大于环路带宽10倍时，才可以用二阶环特性来计算环路参数。要使它在250KHz呈现第一个衰减高峰，选取5阶椭圆滤波器的3dB带宽为200KHz,它的第一个衰减峰值就在250KHz附近。而在椭圆低通