用rlc互连线模型实现时钟电路的动态优化_图文.docVIP

第 3期 用 R LC 互连线精确矩模 型实现时钟电路的动态优化 343 证输出信号没有失真 . 图 12 表示出了采用本文方法 处理后得到的时钟电路布局. 表2 不同算法的比较结果 Tab. 2 Com par ison of different algo rithms 插入缓冲器个数 电路 汇点 * 1 2 3 4 5 8 4 4 8 # 4 5 7 * 3 3 4 # 3 3 4 * 8 9 14 # 37 38 97 时钟树层数 仿真时间 / s 4 结论 本文通过一个解析表达式, 分析不同条件下的 信号延迟和上升沿变化的情况, 提出针对深亚微米 条件下优化时钟电路的有效方法. 利用本文的表达 式可以对时钟电路进行快速、 有效的信号完整性分 析, 实现对时钟电路进行优化, 并设计一个模拟仿真 器进行验证; 与传统的方法相比较 , 在保证设计精度 的同时, 节约仿真时间, 这在 CAD 工具中将会有很 大的应用 . 本文的工作主要是针对单层时钟电路布 线进行优化, 多层布线电路的信号完整性分析是下 一步工作的内容. 参考文献 ( References [ 1] Cong J, Leung K S, Zhou D. Per for mance driven inter connect desig n based on distributed RC delay mo del [ C ] , P roceeding s of the 30 th Int ernational Confer ence on Desig n A uto matio n. N Y : ACM Pr ess, [ 2] 1993: 606 611. Boese K D, Kahng A B, M cCo y B A, et al. N ear o pt imal critical sink routing tr ee const ruct ions [ J ] . I EEE T r ans. on Co mputer Aided Desig n of Integ rated 注 : * , 本文结果 # , 采用傅立叶逆变换得到的结果 图 11 8 个汇点的时钟电路的仿真结果 Fig. 11 Simulatio n r esults wit h 8 leaf clo ck circuit [ 3] Circuits and Systems, 1995, 14( 12 : 1 417 1 436. Cong J, L eung K S. O pt imal wiresizing under the distr ibuted Elmo re delay mo del [ J] . IEEE T r ans. on Com puter A ided Desig n o f Integ rated Cir cuits and [ 4] Sy stems, 1995, 14( 3 : 321 336. Chen C P , Chen Y P, W ong D F . O ptimal w ire sizing fo rmula under the Elmore dela y model [ C] , P ro ceedings o f the 33r d A nnual Co nfer ence on Desig n [ 5] A utomation. N Y : A CM Pr ess, 1996: 487 490. Y u Q , K uh E S. Ex act mo ment matching mo del o f t ransm ission lines and applicatio n to interconnect delay estimat ion [ J ] . I EEE T rans. on V ery L ar ge Scale [ 6] 图 12 插入缓冲器后时钟电路布局 Fig. 12 L ayo ut o f clock cir cuit after inserting buffer I nteg ration ( V L SI Systems, 1995, 3( 2 : 311 322. H U Xi heng . FF Pade met ho d o f model reductio n in f requency domain [ J ] . IEEE T rans. Contr ol, 1987, 32( 3 : 243 246. on Automat ic