Verilog及FPGA学习经典程序(一).pdfVIP

目录 1. 四位全加器2 2. 四位计数器2 3. 四位全加器仿真程序2 4. 四位计数器仿真程序3 5. “与-或-非”门电路4 6. 用 case 语句描述的 4 选 1 数据选择器4 7. 同步置数、同步清零的计数器5 8. 用 always 过程语句描述的简单算术逻辑单元 5 9. 用 initial 过程语句对测试变量 A、B、C 赋值6 10. 用 begin-end 串行块产生信号波形 7 11. 用 fork-join 并行块产生信号波形 7 12. 持续赋值方式定义的 2 选 1 多路选择器 8 13. 阻塞赋值方式定义的 2 选 1 多路选择器 8 14. 非阻塞赋值 9 15. 阻塞赋值9 16. 模为 60 的 BCD 码加法计数器 9 17. BCD 码—七段数码管显示译码器 10 18. 用 casez 描述的数据选择器 11 19. 隐含锁存器举例 12 20. 用 for 语句描述的七人投票表决器 12 21. 用 for 语句实现 2 个 8 位数相乘 13 22. 用 repeat 实现 8 位二进制数的乘法 13 23. 同一循环的不同实现方式 14 24. 使用了`include 语句的 16 位加法器 15 25. 条件编译举例 16 1 1. 四位全加器 module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule 2. 四位计数器 module count4(out,reset,clk); output[3:0] out; input reset,clk; reg[3:0] out; always @(posedge clk) begin if (reset) out=0; //同步复位 else out=out+1; //计数 end endmodule 3. 四位全加器仿真程序 `timescale 1ns/1ns `include adder4.v module adder_tp; //测试模块的名字 reg[3:0] a,b; //测试输入信号定义为 reg 型 reg cin; wire[3:0] sum; //测试输出信号定义为 wire 型 wire cout; integer i,j; 2 adder4 adder(sum,cout,a,b,cin); //调用测试对象 always #5 cin=~cin; //设定 cin 的取值 initial begin a=0;b=0;cin=0; for(i=1;i16;i=i+1) #10 a=i; //设定 a 的取值 end 程序文本 initial begin for(j=1;j16;j=j+1) #10 b=j; //设定 b 的取值 end initial //定义结果显示格式 begin $monitor($time,,,%d + %d + %b={%b,%d},a,