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闩锁效应及版图设计注意事项 了解 掌握 1.闩锁效应的产生原理 2.闩锁效应的避免措施 3.版图设计中闩锁效应的防止措施 学习目标 闩锁效应就是指CMOS电路中在电源VDD和地线GND之间，由于寄生的NPN和PNP相互影响，形成PNPN结构，在特定条件下会产生一低阻抗通路，使VDD和GND之间产生大电流，导致器件无法正常工作，甚至烧毁器件的现象。 什么是闩锁效应(Latch-up) PNPN结构 闩锁效应的产生原理 闩锁效应原理分析 闩锁效应的产生原理 闩锁效应原理分析 接VDD 接VSS X X 正常工作状态 闩锁效应的产生 闩锁效应的产生原理 产生闩锁效的条件 由于受噪声或外界信号影响使得两个寄生三极管的发射结处于正偏； 存在正反馈条件，即两个寄生三极管的电流放大倍数βNPNβPNP1； 电源所提供的最大电流大于寄生PNPN结构（可控硅）导通所需要的维持电流。 闩锁效应的产生原理 工艺设计级抗闩锁措施 外延衬底：将器件制作在重掺杂衬底上的低掺杂外延层中，降低Rsub. 绝缘体硅外延结构（SOI）：在表层和衬底之间加入一层绝缘层，消除寄生PNPN结构，从根本上避免了闩锁效应。 闩锁效应的避免措施 电路应用级抗闩锁措施 在使用电路的过程中，尽量避免电源的跳动，要使用稳压源； 输入信号不得超过电源电压，防止寄生三极管的发射结正偏，如果超过电源电压，应该加上限流电阻； 限制电源的输出电流能力，防止电源提供电流过大，超过寄生PNPN结构导通所需的维持电流，这可以通过在CMOS的输入端或者输出端加限流电阻来实现。 闩锁效应的避免措施 版图设计级抗闩锁措施 加粗电源线和地线，合理布局电源接触孔，减小横向电流密度和串联电阻； 增加扩散区的间距，尽可能使P阱和PMOS管的区域离得远一些，如输出级的NMOS、PMOS放在压焊块两侧。 闩锁效应的避免措施 版图设计级抗闩锁措施 双层GuardRing保护环 多数载流子保护环：N+环围绕Nwell内侧，并接VDD构成电子多子保护环，并起衬底接触作用； P+环围绕NMOS，并接GND构成空穴多子保护环，并起衬底接触作用。多数载流子保护环相当于减小了Rwell和Rsub。 少数载流子保护环：P+环围绕Nwell外侧，并接GND构成空穴少子保护环，避免PMOS的空穴注入到NMOS区；N+环围绕NMOS，并接VDD构成电子少子保护环，避免NMOS的电子注入到PMOS区。少子保护环增加了NPN的基区宽度和掺杂浓度，从而降低了其电流放大系数。 多数载流子和少数载流子是相对的，另外一定要保证这些环的有源区应该是连续的，不能出现开环。 闩锁效应的避免措施 总结 O(∩_∩)O谢谢