第五章：组合逻辑电路(1).pptVIP

3-8译码器原理电路图。 为高有效。 为低有效。 正常译码条件: ☆ 3-8译码器是A2、A1、A0三个变量的全部最小项译码输出，所以把这种译码器叫做最小项译码器。 A2A1A0为地址码输入端 1 1 1 1 1 1 1 A2 A1 A0 0 1 2 3 4 5 6 7 X 1 X X X 1 1 1 1 1 1 1 1 0 X X X X 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 正常译码条件： ★ 3-8译码器逻辑符号。 ★ 译码器有三位二进制输入，八路译码高、低电平输出。所以叫做3-8译码器。 非正常译码条件 A0A1A2 BIN/OCT 将3-8译码器扩展为4-16译码器。 A3 A2 A1 A0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 扩展方法一： 正常译码条件： 扩展方法二： Ⅰ 0 1 BIN/OCT(1) 1 2 3 4 5 6 7 2 4 Ⅰ 0 1 BIN/OCT(2) 1 2 3 4 5 6 7 2 4 1 Ⅰ 0 1 BIN/OCT(1) 1 2 3 4 5 6 7 2 4 Ⅰ 0 1 BIN/OCT(2) 1 2 3 4 5 6 7 2 4 由以上逻辑表达式可以列出二－十进制译码器功能表。 1 1 1 1 1 1 1 1 序号 输 入 输 出 A3 A2 A1 A0 /Y0 /Y1 /Y2 /Y3 /Y4 /Y5 /Y6 /Y7 /Y8 /Y9 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 2 0 0 1 0 1 1 0 1 1 1 1 1 1 1 3 0 0 1 1 1 1 1 0 1 1 1 1 1 1 4 0 1 0 0 1 1 1 1 0 1 1 1 1 1 5 0 1 0 1 1 1 1 1 0 1 1 1 1 6 0 1 1 0 1 1 1 1 1 1 0 1 1 1 7 0 1 1 1 1 1 1 1 1 1 1 0 1 1 8 1 0 0 0 1 1 1 1 1 1 1 1 0 1 9 1 0 0 1 1 1 1 1 1 1 1 1 1 0 伪 码 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 ★ 逻辑符号 ☆ 输入端A3~A0为8421BCD编码地址输入端。 ☆ 四－十 译码器是非完全译码器。 为十个译码输出端，且输出低电平有效。 功能表： 3 2 1 0 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1