网站大量收购闲置独家精品文档,联系QQ:2885784924

EDA智力竞赛抢答器.DOC

  1. 1、本文档共19页,可阅读全部内容。
  2. 2、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
  3. 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  4. 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
查看更多
EDA智力竞赛抢答器 山东建筑人学 课程设计说明书 题n:智力抢答器的设计 课程:EDA技术课程设计院(部):信息与电气工程学院专业:电了信息工程班 级:电信102学生姓名: 学号: 指导教师: 完成口期:2013年12月山东建筑大学信息与电气工程学院课程设计说明书 1设计目的 木次的EDA课程设计题U是智力抢答器的设计,通过此次设计巩固课堂学习的EDA基础 知识,提高对所学知识的综合运用能力。 2设计要求 设计供4个代表队比赛用的科力抢答器,技术参数和设计要求: 1系统复位和抢答控制开关。由主持人控制。 2复位后,主持人宣读试题,按下开始键,发动开始抢答命令,启动抢答限时计数器。 若在按下开始按键前有人抢答,犯规电路将发出声光提示,显示犯规组号。 3抢答器具冇锁存与显示功能。在限时内,选手按动按钮,锁存和应的编号,并在LED 数码管上显示。若限时到,则声光显示。 4抢答器具有定时抢答功能。如果定时吋间已到,无人抢答,木次抢答无效,系统报警 并禁止抢答,定时显示器上显示00。 1 山东建筑大学信息与电气工程学院课程设计说明书 3设计内容 理论依据和需求分析: 本次课程设计的内容是设计供4个代表队比赛用的智力抢答器,技术参数和设计要求: 1系统复位和抢答控制开关。由主持人控制。 2复位后,主持人宣读试题,按F开始键,发动开始抢答命令,启动抢答限时计数器。 若在按下开始按键前有人抢答,犯规电路将发出声光提示,显示犯规组号。 3抢答器具有锁存与显示功能。在限时内,选手按动按钮,锁存相应的编号,并在LED 数码管上显示。若限时到,则声光显示。 4抢答器具有定时抢答功能。如果定时时间C到,无人抢答,木次抢答无效,系统报警 并禁止抢答,泄时显示器上显示00。 根据木次课程设计的耍求,木系统可以分为几个模块:抢答器的鉴别模块、计分模块、 译码显示模块、其他功能模块(报错模块、输出显示模块)。 2 山东建筑大学信息与电气工程学院课程设计说明书 方案设计: 在需求分析部分已经提到,根据木次课程设计的要求,本系统可以分为几个模块:抢答 器的鉴别模块、计分模块、译码显示模块、其他功能模块(报错模块、输出显示模块)。 即本系统应貝有第一抢答信号的鉴别和锁存、答题计时、动态显示和声光提示等功能。为 了完成上述功能,该系统应由抢答鉴别和锁存电路、答题计时电路、数显骡动电路和声光 驱动电路等组成。同样,我们可以将模块的划分用电路模块框图的方式表示出来,如下图 所示: 3 山东建筑大学信息与电气工程学院课程设计说明书 程序编写与调试: 抢答鉴别模块的源程序 抢答队伍共分为四组A, B, C, Do当主持人按下START键后,四组队伍才对以按抢答键抢 答。抢答成功后表示该组的指示灯见亮起,但在主持人未按下START键之前,所冇的抢答 键按下均是无效的。当任意-个组抢答成功后,其余的组按抢答键无效。抢答键为 A, B, C,D四个键。 1ibrary ieee; use ieee. std logic 1164. all; ontity jb is port (sta: in stcl logic; rst:in std_logic; a, b, c, d: in std_logic; al, bl, cl, dl:out std_logic; states: out std_logic_vector(3 downto 0); start: out std_logic); end entity jb; architecture art of jb is constant wl: std_logic_vector:=〃0001; constant w2: std_logic_vector:二0010〃; constant w3: std logic vector:二〃0100〃; constant w4: std logic vector:二〃1000〃; signal sinor: std logic; signal nsinor: std logic; signal s_start: std_logic; begin sinor=a or b or c or d; nsinor〈二not(a or b or c or d); start=s start; process(sta,nsinor) is begin if (sta=,1) then s start=,r ; elsif(nsinor event and nsinoT)then s_start〈二O;4 山东建筑大学信息与电气工程学院课程设计说明书 end if; end process; process(rst, sta, sinor, nsinor) is begin if (rst=,T or

文档评论(0)

ggkkppp + 关注
实名认证
内容提供者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档