Verilog HDL与FPGA数字系统设计ch07_Quartus91_DE0使用.pptVIP

* 7.4 电路仿真 15.添加信号结点。点击 OK 后返回添加结点对话框。 * 7.4 电路仿真 15.添加信号结点。点击 OK 确定，波形文件如下。 * 7.4 电路仿真 16.添加输入信号。将data_in【0】设为方波。右击data_in【0】信号，选择 value-clock..，。 * 7.4 电路仿真 16.添加输入信号。将data_in【0】设为方波。在弹出的clock 设定对话框中，把周期调整为10ns。 17.添加输入信号。将 data_in【1】和data_in【2】按相同的步骤设为方波，周期分别改为 20ns，40ns。 * 7.4 电路仿真 完成后波形如下所示。输出波形可不管。 * 7.4 电路仿真 18.保存波形文件 Q_DECODE_38.vwf。 * 7.4 电路仿真 19.波形文件生成后， 直接点击仿真按钮会提示错误， 这是因为没有先产生功能仿真网表。 20.要生成功能仿真网表，首先设置仿真模式。点击菜单项 Assignment-Settings，选 中 Simulator Settings 选项卡，出现下图所示对话框。在 Simulation mode 中选择 Functional，Simulation input 选择刚才建立的波形文件，完成后点击 OK。 * 7.4 电路仿真 仿真模式设置对话框。 * 7.4 电路仿真 20.点击菜单项Processing-Generate Functional Simulation Netlist，产生功能仿真网表。 * 7.4 电路仿真 21.点击菜单项Processing-Start Simulation 启动功能仿真。 完成后结果显示如下。 * 7.5 器件的编程下载 22.为DE0运行3-8译码器配置引脚。点击菜单项 Assignments-Pins。 * 7.5 器件的编程下载 23. Pins 菜单项执行之后，会出现一个引脚配置窗口。只用该窗口 的下部的列表进行具体信号的引脚指定。 * 7.5 器件的编程下载 为了将逻辑分配到 FPGA 外围引脚上，必须根据所用的 FPGA 型号配置输出引脚。根据所提供的DE0 用户指导手册，将3-8 译码器的输入与输出分别配置到 DE0 开发板的3个选择开关（SW2，SW1，SW0）以及 8 个 LED（LEDR7-LEDR0）上。 * 7.5 器件的编程下载 24.全编译文件。完成分配引脚后，点击菜单项 Processing-start compilation，生成 sof 目标文件。 * 7.5 器件的编程下载 25.将设计下载在FPGA 中。点击菜单项Tools-Programmer。打开程序下载环境。 * 7.5 器件的编程下载 26.之后的输出画面如下图所示。 点击Hardware Setup 按钮，选择USB。点击 Close 确认设置。 * 7.5 器件的编程下载 27.下载程序。在Programmer界面 中 ，将 Q_DEC0DE_38.sof 文件列表中Program/Configure 属性勾上。 最终调试，在 DE0 实验板上，扳动 SW2，SW1 和 SW0 开关，可以看到译码之后的 LEDR7-LEDR0 红色 LED 发光输出。例如：扳动 SW1 和SW0时仅有 LEDR3 亮。 再点击Start 按钮，开始下载程序。完成后，下载 程序显示为 100%。 * 四、层次化的设计输入方法 ⑴高层次设计是一种“自顶向下”的全新设计方法，这 种设计方法首先从系统设计入手，在顶层进行功能方框 图的划分和结构设计。 ⑵由于设计的主要仿真和调试过程是在高层次上完成的，这 既有利于早期发现结构设计上的错误，避免设计工作的浪 费，又减少了逻辑功能仿真的工作量，提高了设计的一次 成功率。 * * * * * * * * * * * Quartus II9.1软件使用 内容： DE0的使用 * 2. 设计输入 3. 电路编译 4. 电路仿真 5. 器件的编程下载 设计举例——3-8译码器 1. 建立 Quartus 工程 基本步骤： * 7.1 建立 Quartus 工程 1.打开 Quartus II 工作环境。 设计举例——3-8译码器 * 7.1 建立 Quartus 工程 2.点击菜单项 File-New Project Wizard 帮助新建工程。 打开 Wizard 之后，点击 Next * 7.1 建立 Quartus 工程 3.输入工程工作路径、工程文件名以及顶层实体名。 * 7.1 建立 Quartus 工程 4.添加设计文件。 * 7.1 建立 Quartus 工程 5.选择设计所用器件。 * 7.1 建立 Quartus 工